每日复习 — 2026-04-29

1. IEC 60664 的爬电距离和电气间隙有什么区别？

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来自 EMC 与绝缘配合

电气间隙（Clearance）是沿空气的最短距离，防止空气击穿，主要由工作电压峰值和过电压类别（OVC）决定。即使有绝缘材料阻隔，只要空气路径存在就要满足电气间隙。爬电距离（Creepage Distance）是沿绝缘材料表面的最短距离，防止沿面放电或漏电，由工作电压、污染等级（PD）、材料的 CTI（比较漏电起痕指数）决定。PCB 开槽（milling slot）是增加爬电距离的常用手段——不增加直线距离但强迫爬电路径绕远。两者独立约束必须同时满足。FR4 的 CTI 只有 175~250（Material Group IIIa），在高压应用里常常需要开槽或换高 CTI 材料。

2. TVS、MOV、GDT 在保护三角形中各占什么位置？

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来自 保护器件（TVS / ESD / 过压保护）

三维权衡：响应速度 × 能量处理 × 低漏电流——任何单一器件只能同时满足两个。TVS：速度快（< 1 ps）+ 漏电低（μA）但能量处理中等（0.110 J），适合保护敏感半导体。MOV：能量大（1001000 J）+ 速度中（ns 级）但漏电中等且有寿命（多次放电会退化），适合电网浪涌、电机关断。GDT：能量极大（> 10 kJ）+ 漏电低（pA）但速度慢（μs 级），适合通信线雷击保护。高等级保护必须级联：GDT（一级，10 kA 级雷击）→ MOV（二级，100 J 中能量）→ TVS（三级，ESD 和剩余高频）→ IC 内部 ESD（最后防线），每一级都有隔离阻抗让前级优先导通。

3. ASIL 分解有哪些合法的组合？不合法的为什么？

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来自 功能安全（Functional Safety）

ISO 26262 允许每次降一级：ASIL D = D + QM，或 C + A，或 B + B（最常见）；ASIL C = C + QM，或 B + A，或 A + A；类似。不合法的：D = A + C（两边等级不平衡，风险集中在 C 那一侧，A 几乎没贡献）。先决条件：两个子系统必须独立，无共因失效（DFA 分析通过）—— 不共享电源、时钟、软件库、通信总线。例：EPS 的 ASIL D 分解为主 MCU ASIL B + 独立监控 MCU ASIL B，两者不同电源、不同时钟、不同算法、PCB 分开 > 10 mm。比用单片 ASIL D MCU 便宜得多。

运算放大器与模拟设计 — 虚短和虚地是怎么来的？

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由理想运放假设（开环增益 A_ol → ∞、输入阻抗 → ∞、输出阻抗 → 0）加上负反馈推出。虚短：若 V+ ≠ V−，差分电压会被无穷大 A_ol 放大 → 输出饱和 → 反馈改变 V− → 直到 V+ ≈ V−。负反馈永远把两个输入端拽到一起。虚地：反相放大器的特例——同相端接地，则 V− = V+ = 0。反相端看起来接地但没有真正的地路径，只是被反馈钳位到 0V。工程价值：承认虚短 + 虚地后，可以用 KVL/KCL 直接求电路的所有节点电压，不需要运放内部结构。这比记公式根本得多——掌握这两个原则可以推导任意反馈拓扑的闭环增益。

保护器件（TVS / ESD / 过压保护） — TVS 选型的核心铁律是什么？为什么大多数人会错？

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核心铁律：V_c ≤ V_max,device（钳位后的电压必须小于被保护器件的绝对最大耐压），而不是 V_RWM ≥ V_cc（工作电压）。V_c 通常比 V_BR 高 30~70%，因为 I_PP × R_dyn 的压降不容忽视（R_dyn 0.11 Ω，I_PP 可达几十 A）。最常见的选型错误：只看 V_RWM，忽略 V_c。例如保护 MCU GPIO（5.5V 耐压），选 V_RWM = 5V 的 TVS → V_BR = 5.5V、V_c = 9.5V @ I_PP = 10A → GPIO 承受 9.5V > 5.5V → 损坏。正确顺序：先看被保护器件 V_max → 找 V_c ≤ V_max 的 TVS → 再验证 V_RWM ≥ 工作电压 → 检查能量 P_PP → 检查 C_j（信号线必查）。