FPGA 与数字设计

LUT(Look-Up Table) 是 FPGA 的"基础单元"——4-6 输入查表代替任何小逻辑函数。一个 LUT4 可以实现任何 4 输入布尔函数,通过级联实现复杂逻辑。

一个 N 输入 LUT = 一个 2^n 位的 SRAM。工作方式：

• 输入作为地址选中 SRAM 的一个位
• 输出 = 该位的值
• SRAM 存什么决定了 LUT 实现什么函数

4 输入 LUT 可以实现任意 4 输入布尔函数：

• $2^4$ = 16 种输入组合
• 每种组合可以输出 0 或 1
• 不同的 SRAM 内容 → 不同的函数
• 总数 = $2^{16}$ = 65536 种不同的 4 输入函数

所有常见逻辑门（AND、OR、XOR、NAND 等）、所有 4 输入及以下的组合逻辑都可以用一个 4 输入 LUT 实现——编程时只是往 SRAM 里写不同的值。

HDL 代码：

assign y = (a & b) | (c ^ d); 综合工具做的事：

• 枚举所有 16 种 (a, b, c, d) 输入组合
• 对每种组合计算 y 的值
• 把 16 个结果作为 SRAM 的初始值写入一个 LUT
• 把 (a, b, c, d) 连到 LUT 的地址输入
• LUT 的输出就是 y

综合 = 把 HDL 描述的逻辑"烧"进 LUT 的 SRAM。

4 输入 LUT 实现不了 5 输入函数——怎么办？级联：用两个 LUT4 分别存 E=0 和 E=1 的真值表，再用一个 2:1 MUX 由 E 选择。

现代 FPGA 的 LUT 多是 6 输入（Xilinx Virtex、Altera Stratix）或支持分区为两个较小 LUT（ALM 结构）—— 灵活度更高。

经验公式：

• N 位加法器：约 N 个 LUT + N 个 FF
• N 位比较器：约 N/4 个 LUT
• N × N 乘法器：约 N² / 2 个 LUT（或 1 个 DSP Block）
• 状态机（M 个状态）：约 log2(M) 个 FF + 几十个 LUT

示例：16 位 PWM 计数器 + 比较器：

• 计数器：16 位寄存器 = 16 FF
• 16 位比较器：约 4 个 4 输入 LUT
• 总计：16 FF + 4 LUT

一个低端 Lattice FPGA 有数千个 LUT，这种电路占资源的 0.1%——极小。

FPGA 内部5 类资源各有专攻——LUT 通用逻辑、FF 时序、BRAM 大块存储、DSP 乘加、IO 接口。设计 FPGA 项目就是把任务按资源消耗最优分配到这 5 类。

典型数量（中端）：LUT 10k～1M；FF ≈ LUT；DSP 几十～几千；BRAM 几十～几百；PLL 2～20。

用 LUT 实现 16×16 乘法：

• 需要展开成完整的 Wallace Tree 或行列阵列
• 占用 ～300 LUT + 50 FF
• 延迟 > 10 ns

用 DSP Block 实现 16×16 乘法：

• 1 个 DSP Block（内部是硬件专用乘加器）
• 延迟 ～2 ns
• 可流水线到 400+ MHz

资源效率 ～50×，速度 ～5×。

含义：所有乘法都应该用 DSP Block——这是现代 FPGA 的硬性规则。把数学运算写成 a * b，让综合工具推断出 DSP Block。

DSP Block 的额外能力：

• 乘加（MAC）：a × b + c
• 多输入 MAC：a × b + c × d
• 预加器：(a + b) × c
• 加法器树：a + b + c + d
• 适合 FIR、IIR、FFT、FOC 控制器等 DSP 算法

BRAM (Block RAM) 是片上 SRAM，通常 18K 或 36K bit。核心特征：双端口读写。

双端口 RAM 允许：

• 同一周期，一个端口读 + 另一个端口写
• 两个端口的时钟可以不同（跨时钟域 FIFO 的基础）
• 支持不同的数据宽度

典型用途：

• FIFO（First-In First-Out 缓冲区）
• 大型查找表（如正弦查找表 sin(θ)）
• 数据缓存（DMA 缓冲、图像行缓存）
• 乒乓缓冲（两个缓冲轮流读写，避免读写冲突）

PLL (Phase-Locked Loop) 用于：

• 时钟倍频：50 MHz 输入 → 200 MHz 内部时钟
• 时钟分频：生成慢速时钟
• 相位调整：让时钟在特定相位对齐（如 DDR 接口的读时钟）
• 抖动过滤：清除输入时钟的抖动

每个时钟域通常有一个 PLL。多时钟域设计的时钟管理是 FPGA 设计的常见难点。

Setup time ($tsu$)：时钟沿到来之前，数据必须稳定多久。典型 100 ps ～ 1 ns。

Hold time ($th$)：时钟沿之后，数据必须继续保持多久。典型 0 ～ 500 ps。

Clock-to-Q ($tco$)：时钟沿触发后，Q 输出多久稳定。典型 300 ps ～ 1 ns。

组合逻辑延迟 ($tcomb$)：信号通过 LUT 和走线的延迟。

$Tclk\ge tco+tcomb+tsu$

• $Tclk$：时钟周期
• $tco$：源 FF 的 clock-to-Q
• $tcomb$：组合逻辑延迟
• $tsu$：目的 FF 的 setup time

Setup Slack：

$Slack=Tclk-(tco+tcomb+tsu)$ Slack > 0：通过。Slack < 0：违例。

WNS (Worst Negative Slack)：所有路径中最差的 Slack 值，是综合后报告的关键数字。

例子：100 MHz 时钟（$Tclk$ = 10 ns），$tco$ = 0.5 ns，$tcomb$ = 7 ns，$tsu$ = 0.3 ns：

Slack = 10 − 0.5 − 7 − 0.3 = 2.2 ns 通过，余量 2.2 ns。如果时钟频率提到 200 MHz（$Tclk$ = 5 ns）：

Slack = 5 − 0.5 − 7 − 0.3 = −2.8 ns 严重违例。必须优化组合路径或降频。

$tco+tcomb\ge th$ 组合路径太短时违例。通常由工具自动修复（插 buffer）。

时序违例核心是组合路径太长 < 一个时钟周期——5 种解决路径:简化逻辑、流水线化、降时钟、改用 DSP、约束调优。新人优先用流水线化,代价小且效果立竿见影。

• 简化组合逻辑：用布尔化简、LUT 合并
• 流水线：在路径中间插入 FF，把一级变两级
• Retiming：让工具自动重排 FF 位置，平衡各级延迟
• 物理约束：强制关键路径上的资源布在相邻位置
• 调整时钟分配：多时钟域隔离，避免跨域
• 降低时钟频率（最后手段）

当信号从时钟域 A 传到时钟域 B 时（两个时钟不同步），会出现亚稳态（metastability）：signal_A 的跳变沿可能恰好落在 clk_B 上升沿的 setup 窗口内被采样。

亚稳态：FF 的输出可能处于 0 和 1 之间的不确定状态，持续时间不定，最终随机变为 0 或 1。

解决方案：同步器（两个串联的 FF，都用目标域时钟 clk_B 驱动）：

第一个 FF 可能进入亚稳态，但在下一个时钟沿前有一个周期的时间"稳定"。第二个 FF 采到的几乎是稳定值。

但同步器只适合单比特信号——多比特数据（如总线）需要用 FIFO 或握手协议。

CDC 错误是 FPGA 设计最难调的 bug 之一：行为随机、不可重现、在特定时序下才出现。必须用专门的 CDC 检查工具（Vivado Report CDC、Spyglass）。

Nexperia 通用逻辑多个系列对应不同应用——74HCT 通用、74LVC 低电压、74AHC 高速、74AVC 超低电压。车规选型优先 74AHC1G 系列(单门 + AEC-Q100)。

通用逻辑选型4 个核心参数——传播延迟 $tpd$、$VCC$ 工作电压、驱动能力 $IOUT$、AEC-Q 等级。每个应用对参数敏感度不同。

• $tpd$（传播延迟）：输入变化到输出变化的时间，决定最高工作频率
• $IOH$ / $IOL$（高/低电平驱动电流）：决定能驱动多少个输入
• $VIH$ / $VIL$：输入电压阈值
• $VOH$ / $VOL$：输出电压
• 噪声裕量：$VIH$ − $VOH$ 和 $VOL$ − $VIL$
• Bus Hold（总线保持）：输入浮空时保持最后状态，三态总线必备

场景：FPGA I/O 是 3.3 V，需要驱动 5 V CAN 收发器。

直接连接：

• FPGA 输出 3.3 V，CAN 收发器 $VIH$ = 2.4 V → 逻辑高电平满足
• 但 3.3 V 接 5 V 输入端，可能损坏 FPGA I/O（超过 $VCC$ + 0.5 V 时内部钳位二极管导通，产生大电流）

错误做法：直接接——有些器件可以（如 5 V 容忍的 LVC），但不是所有 FPGA I/O 都支持 5 V 容忍。

正确做法：插入电平转换器（Level Shifter / Translator）：

74LVC1T45  (单电源双向电平转换)

A 侧 V_CC = 3.3 V (FPGA)
B 侧 V_CC = 5 V    (CAN 收发器)
方向控制引脚 DIR

• A 侧输入 3.3 V 逻辑电平
• B 侧自动输出 5 V 逻辑电平
• 双向可切换

专门的电平转换器：

• 74LVC1T45 / 74LVC4T245：双向，高速
• TXS0102 / TXB0108：自动方向检测，I²C / SPI 适用
• PCA9306：I²C 专用，无方向控制

选型要点：

• 静态还是动态信号？（I²C 是双向开漏，需要特殊 translator）
• 单向还是双向？
• 速度要求（LVC 系列支持几百 MHz）

数字控制三类延迟串联——采样延迟(ADC)、计算延迟(MCU/FPGA)、输出延迟(PWM 更新)。三者总和决定控制环带宽——典型 < 总延迟的 1/10。

$Ts$ 是采样周期（= 1/$fs$，通常与开关周期相同）。

时间延迟 t 在频率 f 处引入的相位滞后：

$\varphi =2\pi \times f\times t$ 示例：$Ts$ = 100 μs（10 kHz 开关频率），控制带宽目标 1 kHz：

单个 T_s 延迟在 1 kHz 处:
φ = 2π × 1 kHz × 100 μs = 2π × 0.1 = 0.628 rad = 36°

两个 $Ts$ 总延迟：

${\varphi }_{total}=72^{\circ }$ 这个相位滞后直接吃掉闭环相位裕度。假设目标 PM = 60°，数字控制器就需要额外提供 72° 的相位提升，否则整个环路就不稳定。

现实后果：

• 模拟控制的相位裕度：60°
• 数字控制的相位裕度：60° − 72° = −12° ！
• 必须用超前补偿或降低控制带宽

Nyquist 准则：采样率 $fs$ 必须至少 2× 信号最高频率，否则混叠。

工程规则：为了避开相位滞后过大，采样率应该是控制带宽的 10～20×：

$fs\ge 10\times fbw$ 为什么：$fbw$/$fs$ = 1/10 时相位滞后 ≈ 36° × 1 = 36°（相当于一个采样周期延迟）——还可以接受。低于 10 就会完全吃掉相位裕度。

含义：提高控制带宽需要同时提高采样率。10 kHz 开关频率的系统，控制带宽最多做到 1 kHz。想做到 5 kHz 带宽，必须提高开关频率到 50 kHz。

死区时间：半桥电路中，上下管都关断的一段时间（防止直通短路）。

为什么需要：

• 上管关断需要时间（$toff$）
• 下管开通需要时间（$ton$）
• 如果下管先开通，上管还没完全关断 → 直通短路 → 炸管

死区时间必须大于 max($toff$, $ton$)——对 Si MOSFET 通常 50～200 ns，对 SiC MOSFET 30～50 ns，对 IGBT 500 ns ～ 2 μs。

问题：死区期间，输出电压不由占空比指令决定，而是由电感电流方向决定。这导致平均输出电压偏离指令值——对比理想 PWM 和带死区 PWM 可见每个脉冲两端都被吃掉一截。

电压误差：

$\Delta V=tdead\times Vbus\times fsw\times sign(Iout)$

• 方向取决于输出电流
• 对高精度电机控制，这是不可接受的噪声源

死区补偿（Dead Time Compensation）：软件主动修正占空比来补偿死区造成的电压误差。

算法：

if (I_out > 0) {
    duty_cycle += ΔD_comp;  // 正向电流，减小死区效应
} else {
    duty_cycle -= ΔD_comp;  // 负向电流，反向补偿
}

其中 ΔD_comp = $tdead$ × $fsw$。

含义：根据实时测量的相电流方向，动态调整占空比。必须有快速电流采样。

高性能电机控制器（EV 主驱、伺服驱动）几乎都做死区补偿——这是从"能转"到"转得好"的必要步骤。

FPGA 在特定功率电子任务上比 MCU 强——多通道并行 PWM、超高频开关(> 200kHz)、多电机协调控制、纳秒级保护逻辑。这些场景 MCU 顺序计算跟不上,需要 FPGA 空间并行。

FOC 算法用 FPGA 实现可以做到 100kHz+ 控制环——MCU 一般只能 10-20kHz。下面给出 FOC 在 FPGA 上的并行展开,让 Clarke/Park/PI 计算同时跑而不是串行。

PMSM FOC 的计算链（上图）。MCU 实现：顺序执行，～10 μs 延迟（在 200 MHz 上）。

FPGA 实现：

• Clarke / Park / SVPWM 全部用 DSP Block 并行
• 流水线深度 ～10 级
• 延迟 ～100 ns

延迟减小 100× → 允许更高的电流环带宽 → 更快的动态响应 → 电机控制更精准。

缺点：FPGA 成本比 MCU 高 3～5×，开发复杂。

甜蜜点：高性能伺服驱动、军用电机、大功率变频器（> 100 kW）。

200V/50A 的 PMSM 驱动器需要一个 FPGA 模块来产生 6 路互补 PWM 信号（3 相，每相上下管），并以硬件方式强制插入死区时间以防止直通短路。软件 PWM 的死区精度只能达到 ±200ns 典型值，无法满足本设计要求的 <10ns 死区精度，因此选择 FPGA 实现以获得纳秒级精度。

目标器件为 Xilinx Artix-7 XC7A35T，系统时钟 200MHz（5ns 周期）。中心对齐 PWM 一个开关周期含上/下两段计数，半周期（上升沿计数）= 25μs / 5ns = 5000，故计数上限 = 5000（全周期时钟数 200MHz / 20kHz = 10000 = 上下两段之和），死区 200ns = 40 个时钟周期。分辨率要求：log2(5000) ≈ 12.3 位，实际实现 12 位。接口包括 6 路 PWM 输出和 1 个 UART 诊断端口，所有输出时序均须通过 STA 检查。

采用中心对齐对称 PWM（计数器 0→4999→0，比较器在比较值处置位/清零输出）。死区由独立的置位/清零触发器逻辑实现：PWM 下降沿触发，延迟 40 个时钟周期后互补 PWM 才允许上升。该方案的死区精度为 ±1 个时钟周期（±5ns），比 MCU 定时器方案（±200ns 典型）精确 40 倍，是多相大功率驱动器的标准选择。

中心对齐三角计数器峰值 N = fsys / (2·fsw) = 200MHz / 40kHz = 5000（全周期 fsys / fsw = 10000 = 上下两段计数之和），比较寄存器 Cmp = duty × 5000（50% 占空比时 Cmp = 2500）。死区计数器在 PWM 原始信号下降沿检测后计数 40 个周期再使能互补通道。控制总延迟估算：对 10kHz 控制带宽设计，总延迟（采样 + 计算 + PWM 更新）约为 2.5 × Ts控制 + 0.5 × Tsw ≈ 2.5μs + 25μs = 27.5μs 量级，远大于 G1 的 1μs——注意 G1 的 1μs 仅指 FPGA 内部 DPWM 比较 / 死区插入等纯组合逻辑路径延迟（见 G5 STA），不含外部控制环的采样与整定延迟，两者口径不同。

PWM 分辨率 = log2(5000) ≈ 12.3 位，量化步长 ΔD = 1/5000 = 0.02%（对应 5V 输出约 1mV）。死区时间 = 40 × 5ns = 200ns，精度 ±5ns。STA 关键路径：死区逻辑必须在 5ns（一个时钟周期）内完成；初始实现（两级 LUT 延迟 ≈ 6ns）超标 0.3ns，需添加流水线寄存器将路径一分为二来清除违例。

添加流水线修复后，STA 报告显示 WNS > 0ns，所有时序约束均满足。ChipScope 片上逻辑分析仪实测确认三相互补 PWM 死区约 198ns（设计目标 200ns，误差 1%）。接入交流电机后相电流波形呈正弦形态，额定电流下 THD < 2%，验证 DPWM 模块功能正确，达到量产设计门槛。

初始 STA 报告显示死区插入路径 WNS = -0.3ns（时序违例）。根本原因是从计数器比较输出到输出寄存器的两级 LUT 组合逻辑路径超过 5ns。修复方案为在死区逻辑中间插入一个流水线触发器寄存器，引入 1 个时钟周期（5ns）的延迟，但清除了时序违例，最终 WNS = +1.2ns。教训：FPGA 死区逻辑必须在 RTL 设计阶段预估关键路径深度，而不是在布局布线后才发现违例。