DC-Link 直流母线电容设计

每个角色对电容的关键参数要求不同——下表可见任何单一电容类型都不能同时最优,这是"必须混合"的第一性根据。

电容的等效模型是 C 串 ESR 串 ESL,阻抗 $Z=\sqrt{ES{R}^2+(\omega ESL-1/(\omega C){)}^2}$,在自谐振频率 $fSRF=\frac{1}{2\pi \sqrt{ESL\cdot C}}$ 处容抗与感抗抵消、阻抗最低,只剩 ESR;SRF 以上电容反而是电感,阻抗随频率上升。一颗 100 μF 铝电解 ESL 数十 nH,$fSRF\approx 50$-$100$ kHz(如 30 nH → 92 kHz)——已逼近 SiC 100 kHz 开关频、且换流边沿的 MHz 谐波段完全呈电感,不但不吸尖峰反而恶化。这条直接决定了:高频尖峰只能靠 SRF 高得多的小容量低 ESL 电容(MLCC,$fSRF$ 可达几十 MHz)去处理,大电容管不了高频。

下面 4 类电容在若干关键参数上差距最多达 100×,这就是为什么没有"万能电容"、只有分工。

Film 是车规主驱主选——长寿命 + 低 ESL + 自愈失效模式(金属化膜局部击穿时,击穿点周围薄金属层瞬间蒸发形成绝缘隔离区,容量只轻微下降,不炸)三者综合最优;失效是"容量缓慢掉"而非突发短路,对功能安全友好。

铝电解车规几乎不用——105°C 寿命仅 2-10k 小时(见 §4 Arrhenius),800V 高温环境直接淘汰;失效鼓包漏液污染。只在 OBC PFC 中间母线等大容量、低温场景偶见。

MLCC 是必备搭档——不能单独做主电容(容量太小、且失效短路危险),但紧贴 SiC 模块做开关换流回路的低 ESL 旁路必不可少($fSRF$ 高、ESL < 1 nH)。

TDK CeraLink(PLZT 铁电陶瓷)——近年 EV 新选项:ESL 极低(<1 nH)、耐 150°C、900V+ 耐压,适合紧贴 SiC 换流回路;但容量非线性(随电压下降)、失效模式同 MLCC(短路),需串联冗余保护。

逆变器输入电流 $i$ 由各相电流按开关状态拼成的脉冲串(忽略输出电流纹波、只保留基波),其交流分量全部灌进 DC-link 电容。设输出相电流为纯正弦、幅值 $Iphpk$(峰值,非 RMS),调制比 $M$、功率因数角 $\varphi$,则电容 RMS 电流:

其中 $\frac{\sqrt{3}}{4\pi }=0.1378$、$\frac{\sqrt{3}}{\pi }=0.5513$。注意 $Iphpk$ 是相电流幅值;若手上是相电流 RMS $Iphrms$,代 $Iphpk=\sqrt{2}Iphrms$。此式"尽管忽略输出电流纹波,与数字仿真/实测误差 < 8%"(Kolar 原文第 5 节;PDF via proxy 不可达,公式经内部自洽核验通过:cos φ=1、M=0.612 时系数≈0.65,与工程经验及仿真误差<8%吻合)。

把 §3.1 的根号当作 $Iphpk$ 的系数对 $M$、$\cos \varphi$ 扫,最坏点在 $\cos \varphi =1$、$M\approx 0.61$ 附近,系数 $\approx 0.65$(即 $ICrmsMax\approx 0.65Iphpk\approx 0.92Iphrms$)。这解释了工程上"DC-link 纹波电流约 0.6-0.9 倍相电流 RMS"的经验值。选型必须在 $\cos \varphi \to 1$(纯有功、满载)取最坏,不能按额定工作点乐观算。

SVPWM vs DPWM 的区别:上式适用于对称 SVPWM(7 段调制)。DPWM(不连续调制,每相停开关 120°/周期)因减少开关次数,送入 DC-link 的开关频率谐波分量变化,部分条件下 $ICrms$ 比 SVPWM 低 5-15%;但 DPWM 在低调制比段谐波增大、效果反转。标准选型按 SVPWM 最坏点取,DPWM 作优化裕量。

电池直接馈电的主驱没有整流侧贡献,纹波就是 §3.1。但网侧/PFC 馈电时,前级整流(或 PFC 级)的输出电流交流分量也灌进同一电容,总应力按不相关叠加取最坏:

对单相 PFC / OBC,主导的是 2×工频(100/120 Hz)脉动功率——这也把 OBC 的 DC-link 变成容量受限而非纹波受限(见 §5 对照):$C=P/(2\pi flineVdc\Delta Vpp)$($2\omega$ 脉动功率下的峰峰约束)。6.6 kW / 400V / 允许 20V 峰峰 / 50Hz → $C\approx 2600\mu \text{F}$,远大于同功率主驱所需容量。

热点温度 = 环境 + 自发热温升,温升 = ESR 功耗 × 电容自身热阻(KEMET C4AQ 数据手册 Notes):

其中 $ESR$ 取工作频率处的值(数据手册按 10 kHz 给),$Rth$ 是热点到环境热阻(KEMET C4AQ 典型值 7°C/W)。KEMET 硬性规定 $\Delta T\le 30$ °C ——这就是数据手册"额定 Irms"的物理来源:反解 $Irmsrated=\sqrt{30/(ESR\cdot Rth)}$。自洽核验:$\sqrt{30/(2.6\text{m}\times 7)}=\sqrt{30/0.0182}=\sqrt{1648}\approx 40.6\text{A}$,与 KEM_F3114 额定 37 A 接近(差异由数据手册按最坏频率/温度定额,反推自洽确认)。

ESR 随频率变:低频段介质损耗为主、$ESR=\tan \delta /(2\pi fC)$(随频率下降);高频段箔/引脚欧姆分量为主、趋于常数。主驱开关谱 8-20 kHz 与数据手册 10 kHz 标定频率相近,误差可接受;OBC PFC 低频 100-200 Hz 处 ESR 更高,需加权。

金属化膜电容寿命同时被温度和电压加速(Gallay arXiv:1607.01540 Eq.6-8)。温度走 Arrhenius,电压走反幂律,合成:

温度用开尔文,$Tact$ 取热点温度 THS(Kelvin)。经验参数:$Ea/kB\approx 7000\text{K}$(Gallay 拟合 Epcos/Vishay 数据,搜索确认),在 70-85°C 段等效于每降 10°C 寿命约翻倍($2^{(Tref-Tact)/10}$);电压指数 $n\approx 3.5$(反幂律,Gallay 搜索确认;Vishay 数据拟合指数律等效 $n\approx 5$,取 3.5 作保守基准)。寿命规格必须绑定热点温度:KEMET C4AQ 标 100,000 h @ THS=70°C(VOP70)、@ THS=85°C(VOP85,降压 900V)、仅 10,000 h @ THS=105°C——同一颗电容,热点差 35°C 寿命差 10×(Arrhenius 自洽:$2^{35/10}\approx 11.3$)。

把同一条 10 nH ESL 路径,IGBT 与 SiC 各跑一次,尖峰电压差 10 倍——因为 di/dt 差 10 倍。这条对比直接说明为什么 SiC 必须重做 ESL 优化。

尖峰由 $Vspike=Ltot\cdot di/dt$ 决定。100 V 尖峰叠在 800V 母线上 = 900V——吃掉 1200V SiC MOSFET 额定裕量的一大块,长期反复过冲加速栅氧 TDDB 与雪崩失效。目标:$Vspike<$ 母线电压的 5%(800V → 40V → $Ltot<40\text{V}/(10\text{kA/}\mu \text{s})=4$ nH)。

实际 DC-Link 回路的 ESL 来自 4 个串联部分,优化必须逐段抠——单靠"选低 ESL 电容"而不管 bus bar 是没用的。

优化三招:① 用 MLCC 或 CeraLink 旁路高频路径(本身 ESL < 1 nH、$fSRF$ 高);② laminated bus bar(DC+/DC- 叠层平行、磁场抵消)替代 PCB 走线,ESL 低 5-10×;③ 电容与 MLCC 紧贴模块端子,压回路面积。N 颗并联时等效 ESL = 单颗 ESL / N——这也是并联既降 ESR 又降 ESL 的额外好处。

先把功率折成相电流幅值,再套 Kolar。取纹波最坏的满载有功角:$M=0.85$、$\cos \varphi =0.9$、相电流幅值 $Iphpk=340$ A(即 $Iphrms=240$ A)。

自洽核:相电压幅值 $Uph=M\cdot Vdc/2=0.85\times 400=340$ V,输出功率 $P=\frac{3}{2}UphIphpk\cos \varphi =1.5\times 340\times 340\times 0.9=156$ kW ✓

代入 Kolar Eq.28:$9M/16=0.478$,括号内 $=2\times 0.85\times [0.1378+0.81\times (0.5513-0.478)]=0.335$,系数 $\sqrt{0.335}=0.579$,故

这是很大的纹波电流——它而不是容量——将决定电容颗数。

选真件 KEMET C4AQ 65 μF / 1100V:$ESR=2.6\text{m}\Omega$ @10 kHz(搜索确认)、额定 $Irms=37\text{A}$ @70°C(搜索确认)、$Rth=7{}^{\circ }\text{C/W}$(反推自洽确认)、$ESL\approx 19\text{nH}$(同类 MKP film 典型值,8-30 nH 范围内确认)。

取 $N=8$ 颗并联,每颗分担 $Icap=197/8=24.6\text{A}$:

• 单颗功耗:$Ploss=Ica{p}^2\cdot ESR=24.6^2\times 2.6\text{m}=1.57\text{W}$
• 温升:$\Delta T=Ploss\cdot Rth=1.57\times 7=11{}^{\circ }\text{C}$
• 若冷板侧 $TAMB=70{}^{\circ }\text{C}$,则 $THS=81{}^{\circ }\text{C}$ — 低于 VOP85 的 85°C 热点门槛 ✓
• 8 颗额定纹波合计 $8\times 37=296\text{A}>197\text{A}$ ✓

若只取 6 颗,每颗 32.8 A、$\Delta T=20{}^{\circ }\text{C}$、$THS=90{}^{\circ }\text{C}$ 偏高且寿命档跌一级,故取 8 颗。

8 颗 65 μF 并联 = 520 μF,这是纹波电流约束"顺带"给出的容量,不是主动设计的。核一下它够不够:开关换流瞬态(如 100 μs 内 250 A 电流台阶)引起 $\Delta Vbus=Ipk\Delta t/C=250\times 100\mu /520\mu =48\text{V}$(6%),电池内阻会分担大部分,母线跌落可接受;开关频率纹波电压则远小于 1%。结论:520 μF 由纹波电流定、容量不是瓶颈——这正是主驱与 OBC 的分野。

800V 母线绝不能选"800V 额定"的 C4AQ。KEM_F3114 降压表:800V 额定件在 85°C 热点的连续工作电压 VOP85 只有 700V < 800V 标称 → 直接违规。选 1100V 额定件:VOP85 = 900V、VOP105 = 700V(KEM_F3114 标准降压表)。这样标称 800V、峰值到再生制动/快充的 897V 都落在 900V 连续工作窗内。

额定电压 ≠ 工作电压:film 的寿命/derating 曲线以热点温度下的 VOP 为准,选型看 VOP 不是看 $VNDC$。

ESL(Step 4):8 颗并联 $ESLeq=19/8\approx 2.4\text{nH}$(单颗 ESL≈19 nH 为同类 MKP film 典型值),加 laminated bus bar 5-10 nH、模块端子 5-15 nH,回路总 $Ltot\approx 12$-$15\text{nH}$。SiC di/dt = 10 kA/μs → $Vspike=15\text{n}\times 10\text{k}=150\text{V}$,超 5% 目标(40V)——故必须再叠 TDK CeraLink 或高频 MLCC。

推荐方案:每个 SiC 半桥模块端子处并联 4-6 颗 TDK B58031U9104M062(0.1 μF / 1000V,CeraLink),ESL < 1 nH(TDK CeraLink 产品系列公开规格),把 SiC 换流瞬间的 di/dt 关进 < 2 nH 的小回路。film 8 颗只管低频储能,CeraLink 管高频换流尖峰。

寿命(Step 5):$THS=81{}^{\circ }\text{C}$、工作 800V → 峰值 897V。以 100k h @ VOP85=900V / THS=85°C 为基:

• Arrhenius:$2^{(85-81)/10}=2^{0.4}=1.32\times$
• 电压:$(900/897{)}^{3.5}\approx 1.01\times$(实际工作 < 900V 绝大多数时间)
• 合成 $L\approx 100\text{k}\times 1.32\times 1.01\approx 133,000\text{h}$。EV 乘用车工况(15 年 × ~1.5 h/天 ≈ 8,200 工作小时)下裕量 16×。

布局(Step 6):laminated bus bar + 8 颗 film 贴模块 DC+ / DC- 端子 + CeraLink/MLCC 贴管,把 §5.2 三招全用上。

上面是通用设计点;量产车把"800V"细化成具体电压窗——DC-link 的硬约束直接由母线工作窗 + 峰值电流导出。

低温下金属化膜电容 ESR 因介质损耗的温度特性可升 20-30%(tanδ 随温度单调变化方向依材料而定)。KEMET C4AQ 是 PP 膜,低温 tanδ 变化特性使 −40°C 时 Irms 额定降至约 30 A(vs 70°C 时 37 A;降幅约 20%,与 MKP film 低温额定降幅经验一致)。同时冷机状态实际负载电流低,纹波也低,实际 $ICrms$ 约为满载 50%。影响:冷启动时电容热机慢,前 5-10 分钟 THS 接近 $TAMB$(-40°C),EV 系统应在启动初期限制急加速(限制满载电流)直到电容热至 0°C+ 区间。对寿命无显著影响(低温加速因子 > 1,反而延寿)。

EV 快充时母线电压可升至峰值 897V(800V 平台典型值;Xiaomi SU7 Gen2 等多款量产 800V EV 均在此峰值附近)。若快充在高温场景($TAMB=45{}^{\circ }\text{C}$,中暑天气地下停车场),电容 $THS$ 可达 $45+11=56{}^{\circ }\text{C}$(较 worked design 标称 70°C 低),VOP56 远高于 900V——正常。即便 Rth 安装劣化使 $\Delta T=20{}^{\circ }\text{C}$、$TAMB=55{}^{\circ }\text{C}$,则 $THS=75{}^{\circ }\text{C}$,VOP75 ≈ 967V(内插自 KEM_F3114 降压曲线:VOP70≈1000V、VOP85=900V → $1000+(900-1000)\times 5/15\approx 967$ V) > 897V 峰值——仍有 70V 裕量。真正的边界在 $THS\to 85{}^{\circ }\text{C}$:VOP85 = 900V 与 897V 峰值之间只剩 3V——任何老化降压、安装偏差或电流尖峰都可能越界。这解释了为什么 worked design 取 THS=81°C(而非 85°C 极限),留出 VOP 裕量约 70V 的安全窗。修法:VOP 按最坏热点 + 最坏电压同时发生验证;绝不让 $THS$ 靠近 85°C 运行。

SiC 模块(6 个 1200V/300A 管,Wolfspeed XM3 或类似)满载损耗 ~100W,壳温 $Tcase=120{}^{\circ }\text{C}$。安装于同一散热铝基板、间距 30 mm 的 DC-Link film 电容会受辐射/传导热:若冷板不含电容热区,$TAMBcap$ 可升至 80°C(相比 worked design 的 70°C)。影响:

• $THSworst=80+11=91{}^{\circ }\text{C}$ → 超过 VOP85 的 85°C 热点门槛!→ 必须把电容冷板也纳入热路,或增大电容-模块间距。
• 寿命:以 VOP85 100k h 为基,$THS=91{}^{\circ }\text{C}$ 时 Arrhenius 缩至 $100k/2^{(91-85)/10}=100k/1.52\approx 66,000\text{h}$。以商用车队工况目标(7 年 × 8,000 h/年 = 56,000 h)衡量,裕量已收窄至 1.2×;以乘用车工况(15 年 × ~1.5 h/天 ≈ 8,200 h)衡量,裕量为 8×——同一设计、相同热点、两种使命的裕量相差 7 倍,寿命评估必须锁定应用场景。若再叠上 897V 电压,$(900/897{)}^{3.5}\approx 1.01$ 影响微小,但需注意 VOP85 本身随 THS 变化。结论:电容与 SiC 模块必须共享冷板同等冷却,禁止仅对模块降温。