MOSFET 技术

读完本页后，你应该能够：

• 用一句话说出功率 MOSFET 设计的核心矛盾，并把每个关键参数放进这个矛盾的哪一侧。
• 把数据手册里的参数按"影响哪类损耗"归档（导通 / 开关 / 硬开关额外 / 安全边界）。
• 从位移电流反馈的角度，解释 Miller 平台为什么存在、为什么它决定 dv/dt。
• 画出开通和关断的完整栅极-漏极波形，并指出每一段损耗的来源。
• 区分 $L_s$ 与 $L_d$ 两种寄生电感的截然不同影响，并说出 Kelvin 源极解决的是哪一个。
• 从 dV/dt 致误开通 的物理机理，推导出为什么需要有源 Miller 箝位。
• 判断一款 MOSFET 能否安全承担线性工作区（软启动、热插拔），而不是"只看稳态热阻"。
• 看到一款汽车级 MOSFET 数据手册时，知道要检查 AEC-Q101 等级、FBSOA 曲线族、Repetitive $E_{AS}$ 哪几栏。

功率 MOSFET 的所有设计选择都被三个互相对抗的目标拉扯：低 $R_{DS(on)}$、低 $Q_g$、高 $B{V}_{DSS}$。这三者不是独立调参,而是被同一片芯片的物理结构绑死——每改善一个,另一个必然恶化。下图把三角的三条边画出来,后面三段说明每条边对应的物理矛盾。

功率 MOSFET 的几乎所有设计决策，都在同一个三难困境里打转：

为什么物理上就是矛盾的？

第一对矛盾：要降 $R_{DS(on)}$，必须付出 $Q_g$ 的代价。

• 加大芯片有效面积 或 缩短沟道长度 → 沟道电阻降
• 但结电容 $C_{gs}$、$C_{gd}$ 随面积线性增大 → $Q_g$ 变大
• $Q_g$ 变大 → 开关损耗与驱动功率同时上升

第二对矛盾：要提高 $B{V}_{DSS}$，必须付出 $R_{DS(on)}$ 的代价。

• 要扛住更高的反向电压，必须加厚漂移区、降低漂移区掺杂浓度
• 漂移区电阻正比于厚度、反比于载流子迁移率与掺杂浓度：

$R_{drift}\propto W_{drift}/(q{\mu }_n{N}_D)$

• 把击穿物理代入（见下文推导），最终得到硅限：

$R_{DS}(on)\cdot A\propto B{V}_{DSS}^{2.5}$

• 高压 Si 器件的 $R_{DS(on)}$ 代价因此随电压的 2.5 次方爆炸。

第三对矛盾：要降 $Q_g$，必须缩小芯片，$R_{DS(on)}$ 又会升回去。

硅限公式的物理来源

硅限是 $R_{DS(on)}\cdot A\propto B{V}^{2.5}$ 这条经验关系——耐压每翻一倍,导通损耗翻 5.5 倍。它把器件设计师推到一个死胡同：要么牺牲耐压换导通,要么吃下不可避免的损耗。绕开硅限只有三条路——Trench 工艺改沟道密度、SuperJunction 改电荷补偿、换材料(SiC)直接改 $E_c$,前两者在硅内部扎挣,后者跳出硅整体范畴。

为什么是 2.5 次方？三步推导就能看清：

• 击穿电压受临界电场 $E_c$ 限制，漂移区必须足够厚：$BVDSS\propto 1/N_D$（低掺杂才扛得住高压，因为耗尽区要延伸得更远）。
• 同时，漂移区厚度必须至少 $W\propto BVDSS$（几何上的耗尽区宽度要求）。
• 漂移区电阻 $R_{drift}\propto W/N_D\propto BVDSS\times BVDSS=BVDS{S}^2$；再把迁移率随掺杂略微变化的二阶效应算进去，最终得到 $R\times A\propto BVDS{S}^{2.5}$。

这是所有高压 Si MOSFET 都无法绕开的物理天花板——除非从结构（超结）或材料（SiC）上动手。

所有"高级" MOSFET 工艺本质上都是在绕开硅限：

这一页接下来的所有内容，都应放回这个框架里理解：参数是工具，矛盾是地图。

MOSFET 损耗一共四种来源——导通、开关、$C_{oss}$、$Q_{rr}$。不是每种损耗都和频率成比例：导通损耗只看电流热效应与 $R_{DS(on)}$,与频率无关；后三种都正比于 $f_{sw}$。这条规律决定了选型策略——低频高电流应用(电机、辅助电源)由导通损耗主导,选低 $R_{DS(on)}$；高频应用(LLC、PFC)由开关损耗主导,选低 $Q_g/Q_{rr}$ 的器件。

MOSFET 在变换器中的总损耗可以拆成以上五份，每份对应数据手册的一组参数。拆解的价值：每次看到一个新参数，先问"它影响哪一类损耗？"——这是建立物理直觉最快的方式。

工作点决定优化方向：

• 低频大电流（48V 同步整流、eFuse）→ 导通损耗主导 → 抢 $R_{DS(on)}$
• 高频轻载（LLC 谐振、无线充电）→ 开关 + $C_{oss}$ 主导 → 抢 $Q_{gd}$、$C_{oss}$
• 硬开关桥臂（三相逆变器硬切换）→ 额外吃 $Q_{rr}$ → 考虑 SiC MOSFET 或并联 SiC SBD
• 轻载待机 → $C_{oss}$ 可能反超导通损耗 → 某些 LLC 设计专门优化 $C_{oss}$,tr

损耗 ↔ 结温的正反馈要记住一个细节：$R_{DS(on)}$ 典型温度系数 +0.5%/°C，从 25°C 升到 150°C 时 $R_{DS(on)}$ 约变为常温的 1.6～2 倍。做热设计时，若用常温 $R_{DS(on)}$ 算导通损耗，结果会系统性偏小 40% 以上——这是新手最常见的热仿真误差来源。正确做法是迭代：先估 $T_j$ → 查 $R_{DS(on)}$($T_j$) → 重算 $P_{cond}$ → 重新估 $T_j$，直到收敛。

SiC 的温度系数不是单一数——和电压挡位有关：Si SJ MOSFET 的 $R_{DS(on)}$ 温度系数几乎只由漂移区决定（漂移区占总 $R_{on}$ >90%），25→125°C 通常变 2× 左右。SiC MOSFET 不一样——沟道电阻（随温度近似平坦甚至微降）在总 $R_{on}$ 里占比可观，漂移区占比反而更小，所以整体温度系数被稀释。但 1200 V SiC 的温度系数大于 750 V SiC：高耐压 SiC 漂移层更厚、占比更高、温度依赖更强。选型时不能直接套"SiC 都比 Si 更平坦"的口头禅，要看具体电压挡位和 $V_{GS}$(ON) 下的那条 $R_{DS(on)}$ 温度曲线。（源：Rohm 4G SiC AN §2.4 Fig.2-4）

从手册 $E_{on}$/$E_{off}$ 外推到你的工况

前面给出的"第一性原理"开关损耗公式：

$P_{sw}\approx ½V_{DS}{I}_D(t_r+t_f)f_{sw}$ 是从 Qgs2、$Q_{gd}$ 推出的，适合理解开关过程的物理。但实际工程中，厂商直接在数据手册上给出 $E_{on}$、$E_{off}$（单位 mJ，某个测试点下的能量），绕开了电荷积分。

这些测试值是在一组标称条件下测的，典型如：

• $V_{CC}$,test = 400 V
• IC,test = ½ × $I_D$,max
• $T_j$ = 25°C 或 150°C
• $R_G$,test 厂商指定

你的实际工况通常都不同，必须把手册值按线性 / 近似线性关系外推：

$E_{on},actual=E_{on},datasheet\times V_{CC}/V_{CC},test\times I_C/I_C,test\times f(T_j,R_G)$ （$E_{off}$ 同理。）

四个缩放因子的物理解释：

1 $V_{CC}$ / $V_{CC}$,test —— 线性

开关损耗的 $V_{DS}$·$I_D$ 重叠区正比于 $V_{DS}$ 上升/下降的幅度。母线每翻倍，开关损耗也翻倍。严格说不是完全线性（$C_{oss}$ 非线性会带来二阶修正），但做工程估算按线性处理误差 ≤ 10%，足够用。

2 IC / IC,test —— 近似线性

重叠区也正比于 $I_D$ 高度。注意电流很大时 tr、tf 会略微拉长（驱动能力有限时 $I_D$ 上升段被 $g_{fs}$ 约束），严格说是"超线性"一点，但常温工况按线性估够用。

3 f($T_j$) —— 温度系数

高温下 tr、tf 都变慢：$V_{th}$ 下降导致 Miller 平台时间微升，$g_{fs}$ 下降导致 $I_D$ 上升更慢。$E_{on}$、$E_{off}$ 从 25°C 到 150°C 典型增长 20～40%。数据手册通常给两条测试曲线（25°C 和 $T_j$,max），直接插值即可。

对 IGBT 这个系数更大（50～100%），因为尾电流随温度严重恶化。

4 f($R_G$) —— 近似线性

$R_G$ 翻倍 → $I_G$ 减半 → 开关时间加倍 → $E_{on}$、$E_{off}$ 加倍。但只有外部 $R_G$ 远大于内部 $R_G$,int 时这个关系才严格成立。否则要按下式修正：

$factor=(R_G,ext+R_G,int)/(R_G,test+R_G,int)$ 现代 SiC 器件的 $R_G$,int 可达 5～10 Ω，绝不能忽略。

工程计算模板：

$P_{sw},total=(E_{on},actual+E_{off},actual)\cdot f_{sw}$ 举例：某 1200V SiC MOSFET，手册给出 $E_{on}$ + $E_{off}$ = 0.85 mJ，测试条件为：

• $V_{CC}$,test = 800 V
• IC,test = 20 A
• $T_j$ = 25°C
• $R_G$ = 2.5 Ω（外部）

你的实际工况：

• $V_{CC}$ = 600 V
• IC = 30 A
• $T_j$ = 125°C（f($T_j$) 按 25→125°C 估 1.25×）
• $R_G$ = 5 Ω（外部）+ 5 Ω（内部）

代入缩放公式：

$E_{sw},actual=0.85\times 600/800\times 30/20\times 1.25\times (5+5)/(2.5+5)$

$=0.85\times 0.75\times 1.5\times 1.25\times 1.33\approx 1.59mJ$

在 $f_{sw}$ = 50 kHz 下：

$P_{sw}=1.59mJ\times 50kHz=79.5W(单管)$ 和纯 $Q_{gd}$/$I_G$ 推出的数值基本一致，但计算路径更简单、更贴近实际测量。

实务建议：手册 $E_{on}$/$E_{off}$ 缩放公式是项目早期快速估算的首选；到详细设计阶段再用 $Q_{gd}$/$I_G$ 的物理公式验证，两者差超过 30% 就要排查是哪个假设出了问题（通常是 $R_G$,int 被忽略、$C_{oss}$ 非线性、或者 $T_j$ 估错）。

本质一句话：MOSFET 选型没有"最优"，只有"工作点最优"；且"工作点"必须包含"在工作结温下"这一条件。

器件类型地图

按耐压等级把功率 MOSFET 分四档,每档背后是不同物理结构服务于不同应用场景。40~100 V 段是 Trench 工艺主战场(消费电子、汽车 12V 总线)；150~400 V 是 SuperJunction 优势区(PFC、LLC、辅助电源)；600 V+ 是 SiC 接管的疆域(EV 主驱、HV 充电)。这条带宽划分不是市场偏好,是物理工艺各自能效率工作的窗口。

电容关系——先搞清楚 $C_{iss}$、$C_{oss}$、$C_{rss}$ 到底是谁

数据手册给的三个电容不是独立的，而是三个结电容 $C_{gs}$、$C_{gd}$、$C_{ds}$ 的组合：

$C_{iss}=C_{gs}+C_{gd}$

$C_{rss}=C_{gd}$

$C_{oss}=C_{ds}+C_{gd}$

• $C_{iss}$（input）——驱动电路"看到"的输入电容，但不是真正决定开关速度的量；
• $C_{rss}$（reverse transfer）——就是 $C_{gd}$，Miller 电容，决定 dv/dt；
• $C_{oss}$（output）——硬开关时输出端被放电的能量来源。

$C_{gs}$ 是几乎线性的（来自 MOS 氧化层），而 $C_{gd}$ 和 $C_{ds}$ 是反偏 PN 结电容，强非线性——$V_{DS}$ 低时很大、$V_{DS}$ 高时急剧减小。这就是为什么 $C_{oss}$ 曲线呈"下坠"形状。

正因为 $C_{gd}$ 非线性，Miller 电荷 $Q_{gd}$ 必须用积分形式定义，而不是简单的 C·V：

$Q_{gd}$ = ∫ 0^$V_{DS}$ $C_{gd(v)}$ dv

参数速查（按"影响哪类损耗"归档）

1 决定导通损耗

• $R_{DS(on)}$ —— 导通电阻。正温度系数（+0.5%/°C）是并联均流的物理保证：哪块温度高哪块电阻大，电流自动被挤到冷的那块。
• $V_{GS(th)}$ —— 阈值电压。负温度系数（约 −2 mV/°C），低温下不容易完全关断；干扰环境下低 $V_{th}$ 容易被误开通。手册通常在 $I_D$=250～μA 处给出 $V_{GS(th)}$，实际导通需要 $V_{GS}$≫ $V_{th}$。

2 决定开关速度与开关损耗

• $Q_g$ —— 开通一次总注入电荷；$Q_g$· $V_{GS}$· $f_{sw}$= 驱动电路消耗的功率。
• $Q_{gs}$ —— 从 0 充到 Miller 平台起点的电荷；决定 $I_D$ 上升段速度。可拆成 $Q_{gs1}$（0→$V_{th}$）和 $Q_{gs2}$（$V_{th}$→Miller）。
• $Q_{gd}$ —— Miller 平台区间灌入 $C_{gd}$ 的电荷；决定 dv/dt 和 $V_{DS}$ 下降时间。这是开关损耗里最关键的单一参数。
• $g_{fs}$（跨导） —— $I_D$=$g_{fs}$($V_{GS}$-$V_{th}$)；决定 $I_D$ 上升时 $V_{GS}$ 需要抬升多少。注意 $g_{fs}$ 随 $I_D$ 增大而增大，在手册的转移特性曲线上查。

亚阈值区的惊人陡度：$V_{GS}$ 低于阈值 1 V 时 $I_D$ 不是"零"，而是按指数规律存在——手册亚阈值曲线典型显示 $V_{GS}$ 从 2 V 降到 1 V，$I_D$ 从 10⁻² A 跌到 $10^{-}7$ A，即**$V_{GS}$ 每降 1 V 电流掉 10 万倍**。这也解释了为什么 $I_{DSS}$（$V_{GS}$=0 时的漏电）从 25°C 的 0.02 μA 暴涨到 175°C 的 500 μA（约 25000×）：高温把 $V_{th}$ 拉低，把器件从"深关断"推进了亚阈值区的陡坡上。车规 MOSFET 在 150°C 环境下关断漏电的数量级评估必须走这个亚阈值模型，而不是常温外推。（源：an11158 §2.6.1 Fig.6 + Table 5）

3 决定硬开关额外损耗

• $C_{oss}$ —— 输出电容。硬开通时 MOSFET 短路掉 $C_{oss}$ 两端电压，储能 ½ · $C_{oss}$ · V_DS² 直接变成开通损耗；强非线性，手册通常给 $C_{oss}$,er（能量等效）和 $C_{oss}$,tr（时间等效）两个不同的"等效值"，选型时要用对。
• $Q_{rr}$ / $t_{rr}$ —— 体二极管反向恢复。桥臂拓扑硬换流时流过对侧器件，产生尖峰与额外损耗；是 Si 器件在硬开关桥臂中最大的短板。SiC 肖特基 / SiC MOSFET 的 $Q_{rr}$ 约为 Si 器件的 1/10～1/100。
• 体二极管 $V_F$ —— 续流期间压降。同步整流虽然开通 MOSFET 旁路掉体二极管，但死区期间电流仍走 $V_F$。

4 决定安全边界

• $B{V}_{DSS}$ —— 漏源击穿电压。设计电压留 20～30% 裕量给过冲与瞬态。注意 $B{V}_{DSS}$ 是 $T_j$=25°C 的指标，高温略微升高（约 +0.1%/°C），不算大改善。
• $E_{AS}$ —— 单次雪崩能量（见第七节）。
• $I_{AR}$ / $E_{AR}$ —— 重复 雪崩允许的电流和能量，通常远低于 $E_{AS}$。
• SOA / FBSOA / RBSOA —— 工作在大 $V_{DS}$ 时的安全域（见第六节）。

$I_D$ 温度降额不是线性而是平方根：手册 $I_D$(25°C) 是"让 $T_j$ 恰好到 $T_j$,max"的电流，而功耗 ∝ I_D²·$R_{DS(on)}$。因此 $I_D$($T_{mb}$) = $I_D$(25°C)·√(($T_j$,max − $T_{mb}$)/($T_j$,max − 25°C))。以 BUK7Y12-55B 为例：25°C 下 $I_D$=61.8 A，$T_{mb}$=75°C 时按根号降为 50 A（不是线性外推的 44 A）。工程快速估算把降额当线性会过于保守，实际可用电流比估算高 15～20%。（源：an11158 §2.4.1 Eq.1-2）

雪崩能量对比的"测试条件陷阱"：同一颗 100 V MOSFET，厂商 A 按 $I_D$=61.8 A / $t_{AL}$=60 μs 测得 $E_{AS}$=129 mJ；厂商 B 按 $I_D$=40 A / $t_{AL}$=200 μs 测得 $E_{AS}$=286 mJ——数值大 2.2 倍，实际耐量相同。原因：雪崩能量 E=½·$V_{BR}$·I·t，低电流、长时间的测试条件让积分"看起来更大"。选型对比 $E_{AS}$ 时必须对齐测试条件（$I_{AL}$、$T_j$,init、$t_{AL}$），否则就是在被数字游戏忽悠。（源：an11158 §2.4.3）

速查示例：选型没有唯一答案

同一厂商两款 100V MOSFET：

• A 型：$R_{DS(on)}$ = 5 mΩ，$Q_g$ = 120 nC
• B 型：$R_{DS(on)}$ = 10 mΩ，$Q_g$ = 50 nC

在 $f_{sw}$ = 100 kHz、$V_{GS}$ = 10 V 下，驱动损耗：

$P_{drv}$,A = 120 nC× 10 V× 100 kHz = 0.12 W

$P_{drv}$,B = 50 nC× 10 V× 100 kHz = 0.05 W

驱动损耗之差 = 0.07 W，看起来 B 型省。但再看导通损耗（设 $I_{avg}$=10 A）：

$P_{cond},A=10^2\times 5m\Omega =0.5W$

$P_{cond},B=10^2\times 10m\Omega =1.0W$

导通损耗之差 = 0.5 W，远远压过驱动差距 → 此工作点 A 型更优。

但如果平均电流降到 3 A：

Δ $P_{cond}$ = 3² × (10 - 5) mΩ = 0.045 W

此时 B 型驱动损耗上的优势（0.07 W）反而占主导，B 型赢。

临界点的意义：令 PA = PB，解出

I_crit² ($R_A$ - $R_B$) = ($Q_g$,B - $Q_g$,A) $V_{GS}$ $f_{sw}$

代入数值解得 Icrit ≈ 3.7 A——这就是选型的"分水岭电流"。

本质一句话：$R_{DS(on)}$ 和 $Q_g$ 的最优平衡点，由"电流 × 频率"在损耗平面上的位置决定。

理解开关损耗从哪里来、dv/dt 由什么决定，关键就在 Miller 平台。这一节是全页最核心的物理。

Miller 平台为什么存在

Miller 平台的本质是一个位移电流反馈。当 $V_{DS}$ 快速下降时，$C_{gd}$ 两端电压变化率为 $d{V}_{DS}$/dt，在栅极注入一个位移电流：

$i_{Miller}$ = $C_{gd}$ · $d{V}_{DS}$/dt

这个电流从栅极流出，方向刚好抵消驱动电路灌入的电流——**$V_{GS}$ 被"冻结"**在平台电压上，无法继续上升。此时驱动电路灌入的所有电流都在专心给 $C_{gd}$ 放电。

一旦 $V_{DS}$ 降到导通状态（$C_{gd}$ 不再变化、位移电流消失），$V_{GS}$ 立刻恢复上升。这就是为什么 $Q_g$ 曲线中间会出现一段水平台阶——它不是电路的 bug，而是 $C_{gd}$ 的物理必然。

Miller 平台电压由沟道刚好能传导 $I_D$ 决定：

$V_{Miller}$ ≈ $V_{th}$ + $I_D$/$g_{fs}$

开通过程四阶段

MOSFET 开通不是一次完成的电平翻转,而是四个串联阶段:延迟、电流上升、Miller 平台、栅压充满。每个阶段消耗的栅极电荷段不同,损耗也按阶段累积——但真正贡献开关损耗的只有阶段 2 和 3(电流和电压都不为零的"重叠区")。理解这个分阶段能解释"为什么 $Q_{gd}$ 主导损耗"——$Q_{gd}$ 就在 Miller 平台阶段。

关键观察：开关损耗近似为

E_{on} \approx ½V_{DSI}_D \cdot (t_2 + t_3), t_2 + t_3 = (Q_{gs2} + Q_{gd})/I_G 想降开关损耗，只有两个旋钮——减小 $Q_{gd}$（换器件）或增大 $I_G$（加强驱动 / 减小 $R_G$）。

关断过程：开通的时间反演

关断在阶段顺序上是开通的反演,但不是纯对称——电压和电流的物理上升/下降边界不同(关断 dV/dt 由负载电感决定,开通 di/dt 由二极管反向恢复决定)。这条不对称性后面解释 dv/dt 抗扰、Cross-talk 误开通这些问题的源头。

关断看似是开通的镜像，但有几个容易忽略的差异：

这就解释了一个常见迷思：为什么关断损耗 $E_{off}$ 通常大于 $E_{on}$？因为关断时先升 $V_{DS}$ 再降 $I_D$，电压-电流重叠区域更大；开通时先升 $I_D$ 再降 $V_{DS}$，重叠区域相对小（尤其是续流二极管还在箝位 $V_{DS}$ 的阶段2）。

$R_G$ 是唯一的调速旋钮

设计层只有 $R_G$ 这一个旋钮可以事后调节开关速度——其它参数($Q_g$, $C_{gd}$, $L_s$)都被器件型号锁死。$R_G$ 增大让栅极电流变小,所有阶段都拉长,好坏都来：dV/dt 减小利于 EMI,但开关损耗大;过冲减小利于安全,但温升大。这是为什么 $R_G$ 必须按整机工况调,没有"通用值"。

$R_G$ 通过控制 $I_G$=($V_{GG}$-$V_{Miller}$)/($R_G$+$R_G$,int) 间接控制阶段23的快慢。

举例：600V 器件，$Q_{gd}$ = 30 nC，$V_{GG}$ = 15 V，$V_{Miller}$≈ 6 V。

• $R_G$ = 10 Ω ⇒ $I_G$ = 0.9 A ⇒ Miller 时间 ≈ 33 ns ⇒ dv/dt ≈ 18 kV/μs
• $R_G$ = 33 Ω ⇒ dv/dt ≈ 6 kV/μs，EMI 大幅改善，开关损耗约为前者 3 倍

$R_G$,int 超标就是定时炸弹：ST 用同一颗硅片筛选出 $R_g$,int 从 1.8 Ω 到 84 Ω 的样品，装在同一块板上比对。在 50 Ω 感性负载下，壳温从 32°C 飙升到 84°C——差 52°C，仅仅因为内部 $R_g$ 变高。原因是关断过慢 → $V_{GS}$ 降到 $V_{th}$ 以下仍需 ~1.6 μs，这段时间器件"半开半关"、$I_D$ 继续爬升，每个周期多出一次"伪短路"脉冲。工厂来料检验一定要加测 $R_g$,int（用 LCR 表 1 MHz 测栅极阻抗即可），远比 $C_{iss}$ 筛选重要。（源：an4191 §2 Table 1 + §3.2）

$E_{on}$ 和 $E_{off}$ 对 $V_{GS}$(ON) 的不对称依赖：把驱动电压从 15 V 提到 18 V，$E_{on}$ 降约 1.6×（$I_D$=50 A, 800 V 测点），但 $E_{off}$ 几乎不变。原因在公式：开通时 $I_G$(ON) = ($V_{GS}$(ON) − $V_{plateau}$)/$R_g$，$V_{GS}$(ON) ↑ 直接放大栅极电流；关断时 $I_G$(OFF) = $V_{plateau}$/$R_g$（假设关断目标 0 V），与 $V_{GS}$(ON) 无关。结论：想降开通损耗就抬驱动电压（注意 $V_{GS}$,max 上限），想降关断损耗要走负偏压或减小 $R_g$,off。（源：Rohm 4G SiC AN §2.11 Fig.2-16 到 Fig.2-17）

有源 Miller 箝位（Active Miller Clamp）——对付 dV/dt 致误开通

还有一个 Miller 平台的"坏兄弟"现象：对侧器件关断时产生的 dV/dt 会通过关断器件的 $C_{gd}$ 在它的栅极上注入一个位移电流 i=$C_{gd}$· dV/dt。这股电流流过栅极回路阻抗 $R_G$+$R_G$,int，在 $V_{GS}$ 上抬起一个电压：

$V_{GS},noise\approx C_{gd}\cdot d{V}_{DS}/dt\cdot (R_G+R_G,int)$ 如果这个电压超过 $V_{th}$——已经关断的器件被重新打开，桥臂直通短路，极易炸管。1200V SiC MOSFET 因为 $V_{th}$ 低（～2 V）且 dv/dt 高（50 kV/μs+），这个问题尤其严重。

对策一（消极）：关断时施加负栅压（−5 V 是常见做法），把 $V_{GS}$,noise 推离 $V_{th}$ 更远。 对策二（积极）：有源 Miller 箝位——在栅极加一个箝位开关，检测到 $V_{GS}$ 下降到某阈值时把栅极直接短路到源极，让位移电流从低阻抗路径（几毫欧）而不是 $R_G$（几欧）入地。多数现代隔离驱动芯片（如 UCC21520、1EDN7550）都内置这个功能。

第三个视角——容性分压直接估算：对侧 dV/dt 在本侧栅极诱发的准稳态电压可以直接写成容性分压 $V_{GS}$,ind ≈ $C_{gd}$/($C_{gs}$ + $C_{gd}$) · $V_{phase}$ = ($C_{rss}$/$C_{iss}$) · $V_{phase}$。只要这个比值乘以母线电压 > $V_{th}$，就会误开通（此处忽略 $R_g$ 对高频分量的短路）。这解释了为什么降 $C_{rss}$/$C_{iss}$ 比单独降 $C_{rss}$ 更有效：ROHM 4G SiC 把 $C_{rss}$/$C_{iss}$ 从 3G 的 ~0.20 压到 ~0.03（7 倍差距），800 V 母线诱发 $V_{GS}$ 从 160 V 级骤降到 24 V 级——这是"不靠负栅压就能正驱动"的硬件基础，也是 4G 敢去掉负偏压简化驱动电路的前提。（源：Rohm 4G SiC AN §2.7 Fig.2-10, Fig.2-11）

本质一句话：Miller 平台是 $C_{gd}$ 对自己器件的"刹车"，而 dV/dt 致误开通是 $C_{gd}$ 对对侧器件的"误触"——两者都是同一个电容在不同时间尺度上作怪。

理想模型里没有寄生电感，但真实 PCB 每厘米走线都是 ～10 nH 的电感。在 di/dt = 1～10 A/ns 的现代开关速度下，这些纳亨电感制造两类问题：电压过冲和栅极振荡 / 误开通。

图 A — 寄生电感到底是哪里来的

寄生电感分布在功率回路的每一段——母线 PCB 走线、封装引脚、键合丝、源极地回路。新人常以为寄生电感"就那么一点没事",但 di/dt 高时电压尖峰 $V=L\cdot di/dt$ 立刻把这点电感放大成关键失效源(振荡、过冲、误开通)。下图标出主要寄生电感的位置和典型量级,接下来两节分别解释 $L_d$ 和 $L_s$ 各自的危害。

把一颗装在 PCB 上的 MOSFET "拆开"看，$L_d$、$L_s$、$L_g$ 其实都是真实存在的导线段。再加上 PCB 走线的 ～10 nH/cm（单面 50 mil 宽），就是你最终看到的总 $L_d$、$L_s$。

图 B — 为什么 $L_s$ 是"共源电感"

源极电感 $L_s$ 比 $L_d$ 危害更大,不是因为它的电感值更大,而是因为它同时在功率回路和栅极回路里——所以叫"共源"(common source)。功率回路的 $di/dt$ 在 $L_s$ 上产生压降,这个压降直接抬高源极电位,等效抵消了驱动 IC 给出的栅压。结果是高速开关时实际栅压被自我反馈"压扁"。

关键观察：

• 功率回路（═ 双线）：DC+ → $L_d$ → MOSFET → $L_s$ → GND → 回 DC+ 的去耦电容
• 驱动回路（─ 单线）：驱动 IC 输出 → $R_G$ → Gate → 内部 $C_{iss}$ → Source → $L_s$ → 回驱动 GND
• $L_s$ 同时出现在两个回路里——功率电流的 di/dt 在 $L_s$ 上产生的压降，直接"污染"了驱动回路对 $V_{GS}$ 的控制

这种共享就是"共源电感"（Common Source Inductance，CSI）的本义，也是后面要讲的 Kelvin 源极想要斩断的东西。

$L_s$（源极寄生电感）——双刃剑

$L_s$ 在 Si MOSFET 老封装时代起的是自调节作用——慢但稳;到 SiC 高速时代它的负反馈反而把器件速度优势消磨掉,逼出了 Kelvin 源极引脚这个工艺解。下面分别说明 $L_s$ 的好和坏,以及现代封装的解法。

• 好的一面（负反馈）：电流上升时 $V_s$=$L_s$· di/dt 出现在驱动源极参考点，反向叠加到 $V_{GS}$ 上，让 $V_{GS}$ 上升变慢 → di/dt 自动抑制。这就是为什么老封装（TO-247）的开关速度反而"稳定"。
• 坏的一面（栅极振荡）：$L_s$ 和 $C_{iss}$ 形成 LC 谐振回路，$f_{osc}$≈ 1/(2π√{$L_s$ $C_{iss}$})≈ 几十～几百 MHz，严重时会把 $V_{GS}$ 振荡到 $V_{th}$ 以上导致误开通。
• 典型值：TO-247 约 7～15 nH、DPAK ～3 nH、LFPAK / TOLL 表贴 ～1 nH、DirectFET 几乎为 0。

终极对策：Kelvin 源极（Source Sense）——把驱动回路的源极和功率回路的源极分成两根引脚。驱动电流走 Kelvin 脚回驱动 IC，功率电流走功率源极脚回母线，两者不再共享 $L_s$。效果：

• $L_s$ 从驱动回路里"退出" → 负反馈消失 → 开关速度提高 20～50%
• 栅极振荡激励源消失 → $V_{GS}$ 波形更干净
• 代价：需要专用封装（TO-247-4、TO-263-7、LFPAK56、TOLL 等）

现代 SiC 器件全部带 Kelvin 脚，因为没有它，$L_s$ 带来的负反馈会把 SiC 的速度优势消耗掉一大半。

$L_d$（漏极寄生电感）——关断过冲的罪魁

关断瞬间 |dI/dt| 大（几 A/ns），电感两端产生的电压 $V_L$=$L_{loop}$·|dI/dt| 叠加到 $V_{DS}$ 上：

$V_{DS},max=V_{bus}+L_{loop}\cdot \le ft|dI/dt|$ 举例：1200 V SiC MOSFET，dI/dt=5 A/ns 关断。

• $L_{loop}$ = 20 nH → 过冲 = 100 V → $V_{DS}$,max = 800 + 100 = 900 V（$B{V}_{DSS}$ = 1200 V，裕量 300 V ✓）
• $L_{loop}$ = 50 nH → 过冲 = 250 V → $V_{DS}$,max = 1050 V（裕量 150 V，危险）
• $L_{loop}$ = 100 nH → 过冲 = 500 V → $V_{DS}$,max = 1300 V > $B{V}_{DSS}$ → 每次关断都进入雪崩

这就是为什么高压 SiC 电路对 PCB 换流回路面积苛刻到极致——每多出 10 nH 就直接"吃掉"你的电压裕量。布局优先级：缩小换流回路 > 一切其他布线考虑。

振荡抑制手段对比

栅极振荡的根因是 $L_s$+$C_{iss}$ LC 谐振,治理路径分两类——要么增大阻尼(吃掉振荡能量),要么减小源头电感或解耦回路(减少激励)。下表把常用方法按这两条路径对照,实际项目通常组合使用而非择一。

本质一句话：$L_s$ 让你的驱动被自己干扰，$L_d$ 让你的器件被自己的电感打爆——Kelvin 脚和最小换流回路分别是这两个问题的根治之道。

SOA 定义了 $V_{DS}$-$I_D$ 平面上哪些工作点是安全的。开关应用几乎只走两个极端（完全导通 / 完全关断），沿 SOA 边界穿越的时间极短，风险可控。

但线性应用不一样。当 MOSFET 长时间停在"半开"状态——电机软启动、热插拔 / eFuse、LED 线性调光——它会落进 SOA 的线性区，这里潜伏着 Spirito 效应。

Spirito 效应：温度反馈的方向反转

正常 MOSFET 在饱和区有"温度负反馈"——温度升 → $R_{DS(on)}$ 升 → 电流降 → 温度回落,过程稳定。但在线性区(亚阈值附近),反馈方向反转：温度升 → $V_{th}$ 降 → 同 $V_{GS}$ 下电流升 → 局部更热,正反馈,雪崩式自毁。这就是 Spirito 效应,也是 MOSFET 在线性区比饱和区更危险的根本原因。

线性区热失控过程如上图所示。转折点在哪里：当 $V_{DS}$ 足够大、$V_{GS}$ 较低时，$V_{th}$ 的负温系数胜过 $g_{fs}$ 的负温系数（$g_{fs}$ 也随温度下降，这是抑制机制），两者平衡点之下是"热稳定区"、之上是"热不稳定区"。这条平衡线就叫 Spirito line，通常在手册的 FBSOA 上表现为"线性区段的斜率突然变陡"。

这也解释了一个很反直觉的事实：多个 MOSFET 并联做开关完全安全，并联做线性应用必须专门均流（共源电阻 + 栅极串小电阻）——它们的物理稳定性在两个区域里是完全相反的。

ZTC 点：线性应用的"稳定工作 $V_{GS}$"

更严谨的稳定性判据不是"$V_{GS}$ 高低"而是 ZTC（Zero Temperature Coefficient）点。把同一颗器件在 −55 / 25 / 150°C 三条转移曲线叠起来，它们会在一个点 ($V_{GS}$(ZTC), $I_D$(ZTC)) 交汇——这个点左侧（低 $V_{GS}$）$I_D$ 的温度系数为正（热不稳定），右侧为负（热稳定）。热失控判据可以精确写成：

$V_{DS}\ge 1/({\alpha }_T\cdot R_{th}(t))$ 其中 α_T = ∂$I_D$/∂T 是工作点的电流温度系数。一个反直觉的结论：现代高密度 MOSFET（$R_{DS(on)}$ 更小、$g_{fs}$ 更大）的 ZTC 点 $V_{GS}$ 更高、$I_D$ 更高，所以低电流线性应用反而更容易掉进正温区——"性能更好的器件做线性反而更危险"，这是 ST AN4901 直接给出的工艺代价。Infineon OptiMOS-L 等专用线性 MOSFET 用更低 $g_{fs}$ 换更低 ZTC，就是为了把整个安全工作区推到 ZTC 以上。（源：an4901 §2 Fig.3-4 + §4.1 Eq.5）

$R_{th}$ 不是常数——它随 $V_{DS}$ 恶化

线性区还有一个很少讲的陷阱：热阻 $R_{th}$ 本身随 $V_{DS}$ 增大。ST 的红外热成像实测 40V 平面工艺芯片：$V_{DS}$=10 V 时 $R_{th}$=0.466 °C/W，$V_{DS}$=30 V 时 $R_{th}$ 升到 0.718 °C/W——同一颗裸片 $R_{th}$ 涨 54%，仅仅因为高 $V_{DS}$ 下电流向小区域聚焦、有效散热面积缩水。代入热失控判据 $V_{DS}$ ≥ 1/(α_T·$R_{th}$)，$V_{DS}$ 升本已危险，$R_{th}$ 再同步变坏——双重恶化。所以线性应用只用手册给的 $R_{th}$,JC（固定测试条件下的值）算稳态热阻，永远会乐观估计。正确姿势：找手册中"Thermal Resistance vs $V_{DS}$"曲线（高端线性 MOSFET 专门画这条），或者给自己加 30～50% 安全系数。（源：an4901 §4.1 Fig.11）

时间依赖的 FBSOA

SOA 不是一条线，而是一组曲线，按脉冲宽度给出：DC、10 ms、1 ms、100 μs、10 μs。脉冲越短、允许的工作点越宽——因为热量还没来得及传到结区就结束了。选型判断步骤：

• 确定应用场景的"脉冲宽度"——软启动通常 10～100 ms，热插拔 10～50 ms，LED 调光可能是 DC。
• 计算工作点 ($V_{DS}$, $I_D$) 和持续时间。
• 在 FBSOA 曲线族里找对应脉宽的曲线，确认工作点在下方。
• 若工作在 Spirito 区——即使纸面计算通过，也要乘一个额外的 derating factor（常见 50%）。
• 并联时：每个器件独立计算，不能把面积乘以并联数——Spirito 效应让并联不等于加法。

SOA 图示

SOA(Safe Operating Area) 不是单一边界,而是按脉冲宽度分层的多条边界——脉宽越短允许的功率越高,脉宽越长越受热限制压低。不同脉宽对应不同失效物理：长脉冲被结温限制(热失效)、短脉冲被电压电流积限制(瞬时熔断)、特定中间区间被 Spirito 不稳定区限制(线性应用专属)。所以"看 SOA 选器件"必须按你的实际脉宽对号入座。

汽车线性应用典型场景

汽车里 MOSFET 工作在线性区(而非开关饱和区)的场合不少——这些场景的共同特点是MOSFET 长时间承受 $V_{DS}$ 与 $I_D$ 同时不为零,此时 Spirito 效应是首要威胁,选器件必须按 SOA 线性区曲线而不是开关 SOA 选。

• 电机驱动软启动（inrush 限流）
• 热插拔电路 / eFuse
• LED 线性调光
• 并联均衡电路（电池管理）
• 反极性保护（理想二极管）

举例：汽车门窗电机软启动，$V_{DS}$≈ 8 V、$I_D$≈ 5 A、P=40 W、持续 200 ms。此时必须查数据手册里的 FBSOA 曲线族，找到 "100 ms" 或 "1 s" 那条——不是 DC 线，也不是 10 μs 线。验证 (8 V, 5 A) 落在 100 ms 曲线之内。若工作点位于 Spirito 区域，必须额外降额。

汽车级 MOSFET 的 FBSOA 通常比消费级宽（厂商做了芯片层面的 Spirito 抑制——更均匀的掺杂、更多的 source 分区、专门的线性应用工艺如 Infineon OptiMOS-L），这是额外的设计开销，也是可靠性溢价的来源。

为什么"仿真通过"还会炸——热点温度 vs 平均温度

标准 SPICE L3 模型（Infineon 的 .lib 和大多数厂商模型）输出的 $T_j$ 是整个芯片的平均温度。但线性区 Spirito 引起的电流聚焦，意味着最热那一颗 cell 的 $T_{jhot}$ 可以是平均 $T_j$ 的 2 倍以上。仿真上看到"平均 140°C、低于 $T_j$,max 150°C、SOA 通过"，实际局部热点可能已经到 250°C → 熔穿栅氧 / 触发寄生 BJT → 失效。

Infineon IMAPS 2013 给出一个解析几何技巧：在 log-log SOA 图上，热稳定极限线的斜率

$m=(log(I_{crit})-log(I_{DCBR}))/(log(V_{crit})-log(V_{BRDSS}))$

其中 $I_{crit}$ 是 SOA 拐点电流、$V_{crit}$ 是对应 $V_{DS}$、$I_{DCBR}$ 是 $B{V}_{DSS}$ 处的 DC 电流（若未给出，把 1 ms 曲线沿斜率外推即可）。这条斜率让你可以从任一工作点 ($V_{DS}$, $I_D$) 反推出它对应的 $T_{jhot}$——这是除了买 5 端口 MOSFET 模型之外唯一能在标准仿真里拿到"最热 cell 温度"的方法。（源：56289 §III Eq.1-8）

本质一句话：温度反馈的方向决定安全——导通区负反馈、线性区正反馈；Spirito 是后者的直接后果；FBSOA 曲线就是把这种正反馈考虑进去后画出来的安全地图。

感性负载关断时，电感储存的能量 1/2LI² 必须有地方耗散。如果没有 RC / 二极管 / TVS 钳位，这个能量会把 $V_{DS}$ 强行推到 $B{V}_{DSS}$，然后 MOSFET 自己进入雪崩击穿——它变成一个活着的稳压管，把能量烧在自己的结上。

$E_{AS}$（Single Pulse Avalanche Energy）是数据手册承诺的"单次这么烧不坏"的能量上限：

$E_{AS}=½L{I}_{peak}^2\cdot B{V}_{DSS}/(B{V}_{DSS}-V_{CC})$ 右边那个比值来自：雪崩期间 $V_{DS}$ 被钳在 $B{V}_{DSS}$，电感两端电压差 = $B{V}_{DSS}$-$V_{CC}$（而不是 $B{V}_{DSS}$），所以关断时间比理想 L/I 关断稍长，多吸收了那部分能量。

失效路径：为什么会炸

雪崩(UIS)炸管不是单一失效模式,而是一条因果链：能量超过 $E_{AS}$ → 结温飙过 200°C → 寄生 NPN 晶闸管被激活 → 进入负阻区 → 二次击穿。理解这条链就懂得为什么"$E_{AS}$ 余量看起来够"也可能炸——只要任一节点温度局部超限,链条会自我加速。

这就是为什么数据手册会强调 "rugged MOSFET"——它的寄生 BJT 故意做得难以触发（更厚的 source、更低的 base 电阻），使得即使进入雪崩也不容易二次击穿。

两种失效要分开看：ST AN2344 把雪崩失效拆成两类——电流触发（寄生 BJT 被 $I_{AR}$ 激活导致锁死，与能量无关，发生在雪崩开始的瞬间）和温度触发（结温逐步累积到硅的本征温度 ~650°C 平均 / ~1000°C 局部峰值，产生热生载流子热失控）。后者才有时间依赖性，才是 $E_{AS}$ 度量的那种。这也解释了为什么 $I_{AR}$（重复雪崩允许电流）往往比 $E_{AR}$ 更早成为限制项：即使你还没到能量极限，瞬时 I > $I_{AR}$ 就已经破坏了器件。并联时更要命——雪崩期间只有"BV 最低、关断最快"的那一颗先进入雪崩，承担全部电流（没有共享）；而导通态电流是多颗分担的。所以"并联雪崩裕量 = 单管 × N"的直觉完全错。（源：an2344 §1.1 + §3.1 Note）

重复雪崩的降额

单次 $E_{AS}$ 是在 $T_j$,start=25°C 条件下测的。实际应用中 $T_j$ 更高、而且经常重复雪崩，所以必须降额：

$E_{AR},allowed\approx E_{AS}\cdot (T_j,max-T_j,work)/(T_j,max-25)\cdot (repetitionfactor)$ 典型工程做法：重复雪崩时按 ≤ 30% $E_{AS}$ 使用，并限制 $T_j$,peak<$T_j$,max-25°C。

$E_{AR}$ 的快速估算公式：许多手册给 $E_{AR}$ 但没解释从哪来。实际上它是按"额定 $P_D$ 下 10 kHz 重复、50% duty"反推的：$E_{AR}$ ≈ $P_D$ / f。一颗 150 W 的 MOSFET，$E_{AR}$ ≈ 150W / 10kHz = 15 mJ。这个数字本身信息量很低（它只告诉你"平均而言不要超过额定散热"），真正要做的是把 $P_{AV}$ = ½·$V_{BR}$·I·$t_{AV}$·f 当作雪崩额外损耗加进 $P_{tot}$：

P_tot = P_cond + P_sw + P_AV
T_j = P_tot · R_th,JA + T_A

ST 举的例子：STW9NK80Z，$E_{AV}$=0.24 mJ、f=50 kHz 重复雪崩，$P_{AV}$=12 W——单管已经用掉了 12 W 的散热预算，典型 $R_{th}$,JA=10 °C/W 的装配条件下 ΔT=120°C，单凭雪崩就把 $T_j$ 推到 $T_A$+120°C 以上，几乎没剩余余量给导通/开关损耗。结论：重复雪崩场景的热设计必须把 $P_{AV}$ 算进去，否则散热器永远偏小。（源：an2344 §3.3.1 Eq.3-10）

举例

100 V MOSFET，$E_{AS}$ = 500 mJ，$V_{CC}$ = 48 V。

场景 1：L = 100 μH、I = 10 A

$E=½\cdot 100\mu H\cdot (10A{)}^2\cdot (100)/(100-48)\approx 9.6mJ$ → 余量 50×，稳。

场景 2：L = 10 mH、I = 10 A

$E=½\cdot 10mH\cdot (10A{)}^2\cdot 100/52\approx 960mJ$ → 超限约 2×，必须加 TVS / RCD 钳位。

工程实务

雪崩防护的工程策略按"负载电感量"分档——电感小的场景器件自身 $E_{AS}$ 兜底,电感大的场景必须外置 TVS / RCD 把能量"吸出去"留给器件做次要保护。判别原则：用 $E=½L{I}^2$ 算瞬态能量,与器件 $E_{AS}$ 比较,留 ≥ 3× 余量。

• 板级 DC-DC（小电感）：通常器件自身 $E_{AS}$ 足够，可作为最后一道防线使用。
• 感性大负载（继电器、电磁阀、电机、螺线管）：外置 TVS / RCD 优先，让 TVS 吸收大部分能量，MOSFET 只做次要保护。
• 汽车 12 V 系统的 Load Dump：属于重复大能量瞬态，器件自身 $E_{AS}$ 不够用，必须外置 TVS。
• 重复雪崩：按数据手册降额，通常 ≤ 30% $E_{AS}$。

本质一句话：$E_{AS}$ 是让 MOSFET 单次自救的备胎，不是主力——大电感场景必须外置钳位。

消费电子 MOSFET 的目标：寿命 5 年、环境 -20～ +70°C。汽车目标：寿命 15 年、环境 -40～ +150°C（机舱更严），并经受振动、湿气、盐雾、ESD、电瞬态。AEC-Q101 是分立半导体进入汽车电子的最低门槛——它不是"推荐做一下"，是"做了才有资格投标"。

核心试验

AEC-Q101 试验矩阵不是任意组合——每一项都用一个加速因子对应一类长期失效机制,1000 h 实验室试验等效于 15 年实际使用。理解每项加速的是哪种机制,才能在 DV 失败时反推根因(详见 DV/PV §2.3 加速寿命模型)。

1000 h HTRB 加速模拟了 15 年使用中的氧化层应力；温度循环次数对应整车 Δ T 循环次数。

Grade 对照

AEC-Q101 把器件按能承受的最高环境温度分四档,Grade 数字越小温度越高、应用位置越靠近发动机/电机这种发热源。Grade 不是质量等级而是温度等级——Grade 1 不代表"比 Grade 2 好",而是"耐温更高,应用位置更危险"。选型时按 ECU 装配位置反查需要的 Grade,不是越高越好(Grade 0 器件成本和供应紧张度都显著高)。

选型快速判断：看到 Grade 1 → 可以放到发动机舱；Grade 2 → 只能放客舱 / 控制器内；没有 Q101 → 不要用在车上。

把前 8 节内容浓缩成一张失效模式 → 根因 → 预防措施的对照表,作为快速查阅入口。新人 FMEA 时常被这张表的"完整度"困扰——其实关键是判断自己的应用工况激活哪些失效模式(线性应用激活 Spirito,高速开关激活 dV/dt 误开通),不是覆盖全表。

把前面所有"坏事"汇总在上表里，作为 FMEA 和系统安全分析的速查地图。使用方法：做 FMEA 时，把这张表拉出来，每一行都问"我的设计里会不会遇到这个？如果会，预防措施落实了没？"——这比从零开始编失效模式清单更快、更完整。

实际做项目时，选一颗 MOSFET 可以走这套九步流程：

• 确定拓扑与工作点 → 算出 $V_{bus}$,max、$I_{avg}$、$I_{peak}$、$f_{sw}$、硬开关 or 软开关。
• 定 $B{V}_{DSS}$ → $B{V}_{DSS}$≥ 1.3× $V_{bus}$,max（考虑过冲、负载瞬态、母线纹波）。
• 粗筛 $R_{DS(on)}$ → 按目标导通损耗（设定上限 W 数）反推 $R_{DS(on)}$ 上限；注意用高温值：$R_{DS(on)}$ 在 150°C 下约为 25°C 时的 1.8×。
• 粗筛 $Q_{gd}$ / $Q_g$ → 按目标开关损耗反推可接受的 $Q_{gd}$。
• 计算总损耗 → 结温 → 回到第 3 步迭代，直到收敛。
• 验证 SOA / FBSOA：如果有线性应用场景，查对应脉宽的曲线。
• 验证 $E_{AS}$ / $E_{AR}$：感性负载场景下算 UIS 能量，决定是否外置 TVS。
• 验证 AEC-Q101 等级（汽车应用）：Grade 是否匹配安装位置。
• PCB 初步布局校验：$L_{loop}$ 估计、Kelvin 源极是否用上、去耦电容位置。

常见新手陷阱：

• 只用 25°C 的 $R_{DS(on)}$ 算损耗 → 热设计全面偏小 40%+。
• 把 $C_{oss}$ 当作线性电容算储能 → 实际非线性，差 2～3 倍。
• 开关损耗只算 1/2CV²f → 忽略了 $I_D$· $V_{DS}$ 的重叠损耗。
• 线性应用只看稳态热阻 → 忽略 Spirito，埋下炸管隐患。
• 高压设计 $L_{loop}$ 只估不测 → 第一次上电就雪崩。

• MOSFET 设计是一个 $R_{DS(on)}$× $Q_g$× $B{V}_{DSS}$ 三难困境；硅限 $R_{DS(on)}$· A∝ $B{V}_{DSS}$^(2.5) 是硬约束，所有工艺革新（Trench、SJ、SiC、GaN）本质都是在绕开它。
• 总损耗分五份：导通、开关（$Q_{gd}$ 主导）、$C_{oss}$、$Q_{rr}$、驱动；工作点决定优化谁；$R_{DS(on)}$($T_j$) 的温度爬升必须代入迭代。
• Miller 平台 = $C_{gd}$ 的位移电流反馈：$V_{GS}$ 冻结，全部驱动电流给 $C_{gd}$ 放电，dv/dt=$I_G$/$C_{gd}$。
• 关断损耗通常 > 开通损耗：先升 $V_{DS}$ 再降 $I_D$ 的重叠区比反过来更大。
• dV/dt 致误开通是对侧 $C_{gd}$ 位移电流抬起本侧 $V_{GS}$ 的产物；负栅压 + 有源 Miller 箝位是根治之道。
• $L_s$ 是双刃剑（di/dt 负反馈 + 栅极振荡），$L_d$ 是关断过冲的直接元凶；Kelvin 脚解决前者、PCB 回路最小化解决后者。
• Spirito 效应让线性区温度反馈反向：并联做开关安全，并联做线性必须均流；FBSOA 曲线族按脉宽区分。
• $E_{AS}$ 只是单次备胎，大电感场景必须外置 TVS / RCD；重复雪崩按 30% 降额。
• 失效模式图谱是 FMEA 的起点；选型九步从 $B{V}_{DSS}$ 到 PCB 布局逐步锁定。
• AEC-Q101 Grade 1 是机舱入场券；HTRB / TC / H3TRB 是三大加速应力。

核心参考文档列表：

基础原理 / 参数解读

• Infineon — Power MOSFET Basics（Article $v01_{00}$）
• NXP — AN11158: Understanding Power MOSFET Datasheet Parameters
• Infineon — Designing with Power MOSFETs（Application Notes $v01_{02}$）
• 中文 — AN-1001 了解功率 MOS 规格参数

栅极驱动 / Miller 平台

• TI — SLUA618: Fundamentals of MOSFET and IGBT Gate Driver Circuits
• 中文 — 米勒平台形成的原理
• 中文 — MOSFET 栅极驱动器

寄生参数 / PCB

• 中文 — MOS 管寄生参数的影响和其驱动电路要点
• ST — AN4191: Power MOSFET Rg Impact on Applications

SOA / 线性应用

• Infineon — Automotive MOSFETs in Linear Application: Thermal Instability
• ST — AN4901: Low-Voltage MOSFET Technology Behavior in FBSOA

雪崩 / 可靠性

• ST — AN2344: Power MOSFET Avalanche Characteristics and Ratings

综述手册

• Vishay — MOSFET Application Handbook
• Infineon — MOSFET & GaN FET Application Handbook

• ← 索引
• 半导体器件物理 — $R_{DS(on)}$、$V_{th}$、$C_{gd}$ 的底层物理来源
• SiC 器件（Silicon Carbide Devices） — 宽禁带如何整体推开三难困境的三个顶点
• IGBT 技术 — 高压大电流场合的老对手与互补选择
• 栅极驱动（Gate Driver） — $R_G$、Kelvin、三段式、有源 Miller 箝位的具体实现
• 功率电子学（Power Electronics） — 变换器拓扑里 MOSFET 的角色
• 热管理（Thermal Management） — $T_j$、$Z_{th}$、功率循环与 AEC-Q101 的衔接
• EMC 与绝缘配合 — dv/dt、di/dt 的系统级 EMI 后果
• 保护器件（TVS / ESD / 过压保护） — 外置钳位吸收雪崩能量的具体方案
• AEC-Q 车规认证
• 汽车电子（Automotive Electronics）
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