基础元件工程选型专题（电阻 / 电容 / 二极管 / 三极管 / 信号 MOS / 隔离）

车规电阻按"工艺 + 精度"两维分六大类——薄膜精度高、厚膜便宜量大、金属箔最高精度、绕线大功率、分流电阻测电流、高压厚膜分压。这条分类不是按品牌或厂商,而是按物理工艺,因为工艺直接决定 TCR / 寿命 / 噪声等关键特性。

电阻选型不只是看"阻值",6 个独立参数共同决定能不能用——精度(出厂误差)+ TCR(温度漂)+ 额定功率(连续工况)+ 脉冲额定(瞬态浪涌)+ 电压额定(单 SMD 上限)+ 老化漂移(15 年寿命终态)。车规与工业级的核心差别就在于车规要看后三项,工业级常常只关心前三项。

• 精度（初始容差）：0.05 / 0.1 / 0.5 / 1 / 5 %
• TCR（温度系数）：ppm/°C；车规 85 ℃ 工作 → 10 ppm/°C × 60 ℃ = 0.06 % 漂移
• 额定功率 $Pr$：SMD 0603 通常 0.1 W；1206 = 0.25 W；2512 = 1 W
• 脉冲额定（Peak Pulse Power）：ISO 7637 浪涌、load dump 必考
• 电压额定（Working / Overload）：1206 典型 200 V；高压分压用特殊系列（Vishay CRCW、Panasonic ERJ-PA）
• 老化漂移（1000 h / 70 ℃）：厚膜 ±0.5 %；薄膜 ±0.1 %；金属箔 ±0.005 %

1.2.1 理论阻值如何落到可采购料号

电阻从计算式走到 BOM 时，第一道工程约束往往不是温漂，而是标准阻值系列。$3.1415\text{k}\Omega$ 这样的理论值不会直接变成料号，设计必须先回答两个问题：最近的标准值会带来多大静态误差，以及这项误差是否已经进入系统误差主项。标准系列因此不是采购细节，而是误差预算的一部分。

常见的取舍顺序应当是先看系统需求，再决定阻值系列的密度。通用偏置、限流、上拉下拉通常用 5 % 系列已经足够；闭环增益、分压比或基准精度直接由电阻比决定时，应至少切到 1 % 系列；若 1 % 仍不足，再考虑 0.1 % 级器件，或用固定电阻加 trim pot 做最终校准。这个顺序比单纯追求高精度更重要，因为它把成本、库存复用和误差预算放进了同一个闭环里。

以 $3.1415\text{k}\Omega$ 为例，若用 5 % 系列，最近值通常会落到 $3.0\text{k}\Omega$；若用 1 % 系列，则可以落到 $3.16\text{k}\Omega$。真正要比较的不是数字是否“好看”，而是落点之后系统是否仍满足允许误差。如果最近标准值与理论值之间的偏差已经开始主导总误差，再继续手工微调原理图数值并没有意义，应直接升级系列，或预留校准手段。

1.2.2 阻值量级何时会成为主误差

阻值大小本身也是一条一阶设计边界。对多数低功耗模拟电路而言，$1\text{k}\Omega$ 到 $1\text{M}\Omega$ 往往是最稳妥的工作带，因为这个区间同时避开了高阻带来的漏电敏感性，也避开了低阻带来的无谓功耗和源加载。也就是说，阻值不仅要算对，还要落在器件、PCB 和环境都能长期兑现的量级里。

当阻值高到 $10\text{M}\Omega$ 以上时，板面污渍、湿气、盐雾、助焊剂残留和封装表面漏电都会开始显著拉低等效电阻，实际误差往往会先于理论热噪声成为主项。反过来，阻值过低会把静态功耗、分压电流和前级驱动压力一起推高；对分压链、反馈网络和传感器接口而言，这通常是在用功耗换一个并不需要的低阻。

这条边界在高灵敏度和高压场景里尤其重要。跨阻放大器不应只靠一只离谱的大反馈电阻硬撑增益，而应优先考虑 T 网络或后级再放大；高压分压链也不应依赖单只超高阻值电阻，而应把电压额定、泄漏路径和长期漂移一起拆进串联网络。工程上真正可靠的阻值选择，必须同时满足“有标准值可买”和“量级能在真实环境里长期成立”这两个条件。

关键要求：

• Kelvin 4 脚感测（Vishay WSLP、Susumu KRL、Bourns CSS2H）
• 低 TCR（锰铜 ±15 ppm/°C、康铜 ±40 ppm/°C）
• 低 EMF（热电势 < 1 μV/°C，避免温差带来的寄生偏置）
• 高脉冲：2512 型号典型 3 W 连续 / 30 J 瞬态

典型：HybridPACK Drive G2 模块集成 50 μΩ shunt + NTC；主驱信号采样走 INA240-Q1 / UCC21750-Q1 专用 CSA。

AEC-Q200 给被动器件(电阻 / 电容 / 电感 / 磁珠)的认证试验矩阵——核心 7 项每一项对应一类失效机制:HTOL 老化、湿热腐蚀、温冲机械、ESD 终端、Flex PCB 弯折、Solvent 丝印保护、Terminal 拉力。Q200 与 Q100/Q101 的关键差别是 Q200 不需要做电气功能验证(被动器件没有功能逻辑),只验证物理可靠性。

车规电阻供应链主要是日德美三系,各家强项不同——日系(Panasonic/KOA/Susumu)擅长高精度小尺寸,德系(Vishay/Bourns)擅长功率和高压,美系(KEMET/AVX)在分流电阻和军规有优势。国产化率正在快速上升,Yageo / 厚声等已拿到部分车规认证。

电容介质根本决定了所有特性——容值范围、温度系数、电压稳定性、ESR、寿命。MLCC 内部又分 Class I (C0G/NP0,精密)和 Class II (X7R/X5R,大容量但 DC 偏置降容)。车规与工业最大差别是 MLCC 选择必须看 X7R 而不是 X5R——X5R 上限 85°C,车规舱外不够。

2.2.1 DC Bias 衰减

X7R 介质在额定电压下容值常降 50–70 %：

工程：做 DC-link 旁路时必须查厂商 DC bias 曲线（Murata SimSurfing、TDK CPLD、KEMET K-SIM）；用"标称 × 2"选型是常见安全系数。

2.2.2 机械应力裂纹

PCB 弯折 + 温度循环 → MLCC 陶瓷微裂纹 → 短路失效（最危险）。

缓解：

• Soft-Termination（柔性终端，Samsung CL / KEMET KC-LINK / Murata KCM）
• Flex Cracking 认证（AEC-Q200 附加）
• PCB 布局避开螺丝 / 板边 / 接插件附近

SiC 主驱 DC-link 默认选择：

代表厂商：

• Kemet（现 Yageo）
• TDK / EPCOS
• Panasonic
• Nichicon
• AVX Kyocera
• 国内：法拉电子、铜峰、江海

SiC 主驱 DC-link 典型：1.5 mF × 800 V × 3 并联（~500 μF 每只），Kemet C4AK 系列，Ripple 电流 80 A RMS。

禁区：

• Y5V MLCC：温漂太大，车规禁用
• 通用铝电解：85 ℃/1000 h，车规不达标
• 普通钽：短路失效模式 → 安全关键电路禁用（改聚合物钽或 MLCC）

可用：Nichicon PCG / CD 系列、Rubycon MFZ / MZJ、Panasonic EEH-ZC，车规 125 ℃/5000 h。

把 §2.1~2.4 的介质 / 电压 / 容值知识落到具体场景——下表把车规 PE 实务中常见的 5 个场景与推荐电容对应,核心选型逻辑是先看 dV/dt 和电压等级筛介质类型,再看容值和 ESR 选具体型号。

二极管按"$VF$ + $Qrr$ 组合"分四大类——整流便宜慢、肖特基快但反向漏电、FRD/UFRD 中速,SiC SBD 是高压版肖特基。$VF$ 决定导通损耗、$Qrr$ 决定开关损耗,两个参数共同决定哪种工况选哪类。TVS 单独算一类(用途完全不同),后面 §3.2 单独讲。

TVS 选型不是简单"耐压够就行",三个参数必须同时满足才能保护下游:$VRWM$ 必须高于正常工作电压(否则正常工作就漏电),$VC$ 必须低于下游器件最大耐压(否则保护无效),$IPP$ 必须高于实际浪涌电流(否则 TVS 自己烧)。任何一个参数选错都让整个保护链失效。

1. $VRWM$（工作电压）：比正常信号电压高 15–20 %
2. $VC$（钳位电压）：< 下游器件最大承受电压（留 20 % 余量）
3. $IPP$（峰值脉冲电流）：按 ISO 7637-2 脉冲 1/2a/3a/3b/5b 选

典型 ISO 7637 load dump 5b：$Vs$ = 87 V、$td$ = 400 ms、$IPP$ = 50 A（12 V 系统）→ 选 SMBJ33A / SMCJ33A 类别。

肖特基与 SiC SBD 是不同电压区段的同一种器件——前者 ≤ 200V 用 Si 工艺,后者 6001700V 用 SiC 工艺。Si 肖特基耐压超过 200V 反向漏电陡增不能用,所以需要 SiC SBD 接力高压区。两者在 200600V 区段没产品,因为这个电压区段没量。

齐纳二极管在车规电路里主要做"硬件钳位"——成本极低、响应快、不需要软件介入。三大用途分别对应不同的物理需求:栅极保护防止 $VGS$ 超限、电压基准给低成本 ECU 提供参考、反极性钳位与 TVS 配合。关键判别:齐纳的温度系数会让钳位电压随温度漂移,精度敏感场合还是要用专用基准 IC。

• 栅极保护：并 $VGS$,max × 0.8（SiC 20 V → 18 V Zener）
• 电压基准：替代 $VREF$ IC（成本敏感 ECU）
• 反极性钳位：Z 配合 TVS

注意：齐纳有温度系数（5.6 V 附近几乎零温系；<5.6 V 负温系；>5.6 V 正温系），选型考虑温漂。

二极管 / 分立器件走 AEC-Q101，典型试验：

• HTOL 1000 h / $Tj$,max
• H3TRB 85/85 / 1000 h
• 温度循环 -55 ~ +150 ℃ / 1000 cycles
• PCT / HAST
• ESD HBM ≥ 2 kV / CDM ≥ 500 V

二极管供应链按品类分散——onsemi 全线、ST/Infineon/Wolfspeed 强 SiC SBD、Littelfuse/Bourns 强 TVS、Nexperia 强小信号。国产化进度:扬杰、捷捷已在 Si 整流和 SiC SBD 中端拿到部分车规认证。

车规电路里信号 BJT 的角色越来越被信号 MOSFET 替代——但仍有几个传统型号在低成本场景广泛使用,因为单价 ¢ 级且封装小。下表列出当前仍在量产的几个主流型号,新设计推荐优先用 MOSFET(信号 BJT 设计需要考虑 $hFE$ 离散性,MOSFET 一致性更好)。

关键参数：

• $hFE$（β）：电流放大倍数；100–400 典型
• $VCEO,max$：集电极-发射极最大反向电压
• $IC,max$：最大集电极电流
• $VCE(sat)$：饱和压降；影响开关损耗
• $fT$：截止频率；高频电路选高 $fT$ 型号

两个 BJT 级联，等效 $hFE={\beta }_1\times {\beta }_2\approx 10,000$。

• 优点：大电流低驱动（典型 TIP120 / ULN2803）
• 缺点：$VCE(sat)$ 大（> 1 V）、速度慢
• 现状：电平转换仍用（ULN2803 驱 8 路继电器）；高频完全退出

判别原则:信号级 BJT 与 MOSFET 越来越接近成本,但 MOSFET 一致性更好——所以新设计默认 MOSFET,除非有特定理由(如成本极致或库存匹配)。电流大、压降敏感场合一律 MOSFET(BJT 1V 压降功率电路扛不住),电平转换场合两者都可。

同二极管，走 AEC-Q101。主流：onsemi / Nexperia / ROHM / Diodes / Infineon。

信号 MOSFET 与功率 MOSFET 不是"大小差别"而是两类完全不同的器件——信号 MOSFET 优化"低 $VGS,th$ + 低 $Ciss$",可以被 MCU 引脚直接驱动;功率 MOSFET 优化"低 $RDS(on)$ + 高 $VDS$",需要专门驱动 IC。新人常犯的错是用信号 MOSFET 替代功率 MOSFET 做开关,瞬间烧管。

车规电路里几个信号 MOSFET 型号反复出现,新人记住这 4~5 个就能覆盖 80% 设计场景:2N7002 NMOS 电平转换、BSS84 PMOS 反极性、SI2301/SI2302 双管对(高低侧组合)、BSS138 低 $VGS,th$ 适合 1.8V 系统。

5.3.1 双向电平转换（I²C 3.3 ↔ 5 V）

使用 BSS138 / 2N7002，G 接低压侧 $VCC$，DS 跨两侧 + 两端上拉电阻。

5.3.2 反极性保护（PMOS）

PMOS 反极性保护是比传统二极管反极性保护更优的方案——传统方案串个二极管损耗 0.7V,12V 系统就吃掉 6%。PMOS 方案用 $RDS(on)$ 极低的 PMOS 让正向时压降近 0,反向时 PMOS 不导通保护下游。下图给出最小拓扑。

正常供电时 $VGS$ 负 → PMOS 导通；反接时 $VGS$ 正 → 关断。比二极管方案低 $VF$，是 12 V 车规通用方案。

5.3.3 Load Switch（低侧）

GPIO 控制 NMOS 栅极，开/关下游 12 V 负载。$RDS(on)$ < 几十 mΩ → 导通损耗小。

主流厂商：Nexperia（BSS / PMEG）、Vishay（SIH / SI）、Toshiba（SSM）、Alpha & Omega（AO）、Diodes Inc、onsemi、Rohm。

隔离器件按"物理传输机制"分四大类——光耦(光电)、数字电容隔离器(电场)、磁耦合(磁场)、变压器(磁场+绕组)。光耦传统方案被数字隔离逐步替代(原因 LED 老化);磁耦合用在超高 CMTI 场景;变压器用在功率传输。核心选型变量是 CMTI(隔离器抗高 dV/dt 共模干扰能力)——SiC 主驱要求 CMTI > 100 kV/μs,光耦不够。

数字隔离器全面碾压光耦——延迟、CMTI、寿命、功耗、温度无一不胜。根本原因是光电转换是模拟过程(LED 老化、光路衰减),数字隔离走纯电/磁耦合无衰减。所以新设计基本不用光耦,光耦只在已有产品维护或极低成本场景保留。

工程结论：新设计 SiC / 800 V 平台必选数字隔离器；光耦只留给老平台 IGBT 和成本敏感工业。

数字隔离器供应链主要由四家把持——TI(电容)、ADI(磁)、Silicon Labs(电容)、Infineon(电容,前 Vishay)。两条技术路径(电容 vs 磁耦合)各有优势:电容方案 CMTI 更高($Si{O}_2$ 介质击穿强),磁方案延迟更小(变压器响应快)。

隔离等级按"是否人能触及"分基本/加强——基本绝缘用于设备内部 HV 隔离(只防设备失效不防触电),加强绝缘用于用户能触及侧(必须防止触电)。EV PEU 与 OBC 必须用加强绝缘。下表把 IEC 60664-1 分级与电压对应。

VDE 0884-17 / UL 1577 / IEC 60747-17 是三个常见证书；车规通常要求加强绝缘 + VDE 0884-17 认证。

除了基本的"信号隔离器件",还有集成更多功能的隔离器件——隔离 DC/DC(信号 + 功率)、隔离 ADC(信号 + 转换)、隔离运放(信号 + 调理)。这些器件把原本需要多颗芯片实现的功能集成,降低 BOM 与板面积,但单价高 3~5 倍。典型选型:HV 电流采样用隔离 ADC(AMC1306M)、HV 母线分压用隔离运放(AMC1300B)。

• 隔离 DC/DC：ADI LT8300、TI SN6505、Infineon 1ED38x（集成变压器驱动）
• 隔离 ADC：TI AMC3301 / AMC1304、ADI AD7403（Σ-Δ ADC 带隔离）
• 隔离运放：TI AMC1301、ADI AD8432
• 隔离 CAN 收发器：TI ISO1042、ADI ADM3054

隔离 IC 走 AEC-Q100（IC 资格）；VDE 0884-17 提供隔离安全认证。两者并行。

把前面 §1~6 的所有元件知识落到一个真实 PEU 的 BOM上看——下表覆盖 800V SiC 主驱关键 8 个位置的具体推荐。核心选型逻辑:DC-link 高 dV/dt 必用薄膜、信号链 ASIL D 必用隔离 ADC、HV 高侧 PMOS 必加 TVS。每行都是经过量产验证的成熟组合。

OBC 与主驱 BOM 差别主要在功率级元件——OBC 用 GaN 而非 SiC(因为 OBC 频率更高 250kHz+,GaN 优势放大),变压器是 OBC 独有元件。关键约束:OBC 的隔离要求比主驱更严(用户能触及侧),所以变压器必须加强绝缘 5 kVrms。

12V 辅助 ECU 的 BOM 与主驱完全不同——没有 HV 隔离需求、没有大功率器件、信号 MOSFET 替代功率 MOSFET、MLCC 替代薄膜。核心目标是最低成本和最小面积——所以辅助 ECU 用 0402/0603 SMD,主驱用 1206 以上。

分立负载开关的第一判断不是一颗 MOSFET 能不能把电送过去，而是关断后系统的参考关系有没有被破坏。只要负载还和别的芯片共享通信线、检测线、屏蔽层或 ESD 回路，拓扑选择就会直接决定待机漏电、误动作和回灌风险。

10.1.1 高侧优先解决的是地参考连续性

对移动和计算设备，负载开关最常见的目的其实是 power gating：让未工作的子系统真正掉电，同时保留与外界共享的地参考。因此只要负载还要和系统其他部分共享 UART、I²C、GPIO 或保护网络，优先切高侧几乎总是更稳的做法，因为它切断的是供电脚，不是把整个参考地抬成开关量。

当控制电路只能提供与输入电源同级的逻辑电压时，P 沟道 MOSFET 是最直接的高侧方案：source 接输入、drain 接负载，gate 拉低时形成负的 $VGS$，器件导通；gate 回到 source 附近时器件关断。它的价值在于不需要额外升压驱动，所以特别适合小电流、高待机占比的传感器岛、无线模组和外设门控。代价也同样明确：同封装尺寸下，P-MOS 的 $RDS(on)$ 往往高于 N-MOS，高电流时压降和导通损耗会更早成为主约束。

若负载电流更大、导通损耗更敏感，就需要考虑 N 沟道高侧。它的优势是更低的 $RDS(on)$，但前提是 gate 电压必须高于 source，也就是高于 $Vin$ 本身；若只能给出与 $Vin$ 同级的驱动，器件会停在线性区，压降和发热都会迅速上升。因此 N-MOS 高侧通常要配 bootstrapped driver、charge pump 或独立升压 rail，选型时不能只盯着毫欧数，而要把驱动复杂度和静态偏置一起核算。

10.1.2 低侧 NMOS 的主风险是 ground lift，不是热

低侧 NMOS 方案的确最省驱动，GPIO 直接拉 gate 就能导通，所以对完全孤立的局部负载、纯电阻负载或不与外界共享参考的支路仍然很好用。但它把负载地从系统地里摘出来之后，所有外部连接都会重新寻找参考点。只要系统里还存在通信线、模拟采样线、屏蔽层或插拔连接器，所谓关断就可能变成从信号线或保护结构偷回流，轻则误动作，重则把接口 ESD 网络变成暗电流通道。因此低侧方案真正要先签收的不是导通损耗，而是确认 ground lift 不会破坏系统判断。

无论高侧还是低侧，单颗 MOSFET 都自带 body diode，这决定了它天然只能在一个方向上做到关断后不再导电，另一个方向上仍可能被二极管被动导通。只要负载后面挂着电池、超级电容、充电口、适配器、长线缆或外部电源，关断后的漏电问题就往往不是器件失效，而是拓扑先天只做到了单向阻断。

10.2.1 背靠背结构才是双向阻断的基本解

真正需要同时阻断正向和反向电流时，工程上不该继续和单管拓扑搏运气，而应直接进入背靠背 MOSFET。把两颗 MOSFET 反向串联后，两只 body diode 彼此对冲；两管都关断时，不论电流试图从哪一侧进入，总会有一只 body diode 处在反偏状态，于是回灌路径被结构性切断。

常见实现有两类。common-source 结构把两颗管的 source 相连，很多理想二极管和 battery switch 都采用这一类，因为 gate 参考更容易统一到中间节点。common-drain 结构把两颗管的 drain 相连，本质上也是让两只 body diode 反向串联，常见于某些高侧 P-MOS 负载开关、反向电流保护和电源路径切换场景。无论采用哪一类，目标都不是把导通损耗做得更低，而是补上单管在关断状态下仍然保留 body-diode 通路这一结构性缺陷。

只要应用里出现下面任一条件，背靠背方案就应优先进入候选集：

• 负载侧的电池或超级电容可能向输入侧反灌。
• 充电口、适配器口或线缆短路时，系统必须阻止储能器件继续向故障点放能。
• 关断后的负载仍保留一定电压，不能允许它通过 body diode 去喂活别的支路。

10.2.2 封装与驱动路径不闭环，拓扑仍然会失效

common-drain 在小封装里之所以常见，不只是因为电路图方便，而是因为单颗 MOSFET 的 drain 天然位于芯片背面、靠近衬底一侧。把 common-drain 结构直接贴到 lead frame 或 PCB 上，热路径最短、热阻最低；若再采用 CSP 一类超小封装，source 和 gate 可以直接朝下接板，而不必为了额外引出 drain 再牺牲前表面单元面积，因此面积效率和等效导通电阻都更有优势。

common-source 则有另一条容易忽略的约束：两个 source 之间的公共节点必须可访问。这个中间 source 节点不只是静态连线点，而是 gate 放电和状态复位的控制参考。若封装或原理图没有给出该节点的访问路径，器件在动态工况下就可能无法把 gate 真正放干净，结果不是关断不彻底，就是反向电流保护在边界工况下失效。也就是说，背靠背结构从来不是把两颗管反着串起来这么简单，而是封装、驱动和放电路径必须一起闭环。

离散 MOSFET 做负载开关时，最值得先签收的三个参数是 $RDS(on)$、$ID(max)$ 和 $VDS(max)$。后两者回答的是器件能不能活下来，前者回答的是活下来之后要掉多少压、发多少热。对给定负载电流 $I$，最基本的预算可以直接落成：

这组式子看似简单，却决定了分立开关能不能替代串联二极管。例如一颗 MOSFET 的 $RDS(on)$ 若为 $50m\Omega$，在 200 mA 负载下压降约 10 mV、导通损耗约 2 mW；即使峰值电流升到 1 A，压降也只有 50 mV、导通损耗约 50 mW。这正是单颗 P-MOS 常被用来做反接保护与 supply OR-ing 的原因：正常接电后它进入增强导通区，路径压降从二极管的固定压降，变成由导通电阻决定的欧姆压降，因此能在阻止未选中电源被回灌的同时显著降低热耗散。

但单颗 P-MOS 的这类用法仍然只适合明确的单向能量路径。若输出侧还挂着大电容、备用电池或别的电源，OR-ing 电路除了决定哪一路接管负载，还必须确保未选中的那一路不会被输出总线反向喂活；这时仍要回到背靠背 MOSFET，才能把双向阻断做完整。

对 always-on 电源路径，还要补上一笔经常被忽略的待机账：导通损耗只发生在开关打开时，而高温关断漏电、charge pump 的 quiescent current 与各类偏置电流，却会在系统长时间待机时持续吃掉预算。对手机、平板、可穿戴和低功耗计算节点，这部分静态损耗往往比通态毫欧数更早决定续航上限。

I²C 能用一颗分立 NMOS 完成双向电平转换，关键不在于器件本身多神奇，而在于总线物理就是 open-drain / wired-AND 逻辑。总线上的 HIGH 由两侧各自的上拉电阻拉出来，器件真正主动做的只有一件事：把总线拉低。因此这个拓扑既不是通用数字电平转换器，也不适合拿去处理 push-pull 接口。

10.4.1 连接顺序不能随意调换

每条 I²C 线只需要一颗 N 沟道增强型 MOSFET，但连接方式有严格物理约束：gate 固定接低压侧电源 $VDD1$，source 接低压侧总线，drain 接高压侧总线，两侧各自再用上拉电阻拉回本侧电源。把 gate 固定在低压侧，才能在低压侧被拉低时自然形成正的 $VGS$；把 source 放在低压总线、drain 放在高压总线，才能让高压侧发起 LOW 时先由 body diode 短暂导通，再把 source 拉低并推动 MOSFET 进入增强区。这一连接顺序不是习惯问题，而是三种工作状态都能自洽的最简结构。

10.4.2 双向传低依赖三个连续状态

这类电平转换真正成立，依赖下面三个状态连续闭环：

1. 没有任何器件拉低总线时，低压侧由本侧上拉电阻拉到 $VDD1$，此时 gate 与 source 等电位，$VGS=0$，MOSFET 截止；高压侧由自己的上拉电阻拉到 $VDD2$，两边静态保持各自的 HIGH 电平，完成电平隔离。
2. 低压侧器件把总线拉低时，source 电位迅速下降，而 gate 仍保持在 $VDD1$，$VGS$ 超过阈值后 MOSFET 导通，于是高压侧也被通过沟道拉到 LOW。
3. 高压侧器件把总线拉低时，最先起作用的是 drain-body diode。二极管先把低压侧向下拖一个台阶；当 source 下降到使 $VGS$ 超过阈值以后，MOSFET 沟道开始导通，低压侧继续被拉到真正的 LOW。

这也是为什么它既不需要方向控制信号，又能满足 I²C 的 wired-AND 逻辑：不管 LOW 是哪一侧发起的，另一侧最终都必须一起变 LOW。

10.4.3 适用边界必须和总线时序一起核算

这种离散方案只在两侧接口都是真正的 open-drain 或 open-collector 时成立；只要某一侧会主动把 HIGH 推出去，它就会和另一侧的拉低动作直接对打。速率上它更适合 Standard-mode 和 Fast-mode I²C，也就是大致 100 kbit/s 到 400 kbit/s 的范围；若上到 Hs-mode 或更严格的时序窗口，通常就该换成专门的桥接或电平转换器。

稳态设计还应保持 $VDD2\ge VDD1$。上电、掉电瞬间的先后次序变化可以容忍，但若稳态高低压定义反过来，整个导通机理就不再成立。最后，两侧上拉电阻和总线电容必须一起核算：上拉过强会增加 LOW 电流预算，上拉过弱又会拖慢上升沿，导致明明电平能翻译，时序却已经不满足 I²C 规范。

把这些边界放回工程判断，最稳妥的顺序通常是先判断是否必须保留地参考，再判断是否存在反向电流风险，最后才看值不值得为更低的 $RDS(on)$ 付出额外驱动与静态功耗。若问题已经从简单开关上升到集成保护、限流、诊断和故障上报，就应该转向 高侧开关及控制器，而不是继续用分立小 MOSFET 在电源路径上硬拼功能。