SiC MOSFET 并联设计

功率器件L3别名 SiC 并联 · 并联设计

本质 SiC MOSFET 并联难，不是器件本身有问题，而是它的开关速度极快——任何 ns 级栅极延迟、任何 nH 级回路寄生、任何 mΩ 级均流不对称，都会被快开关放大成不可接受的不均衡。设计的本质是把对称性做到与器件速度匹配的精度。 SiC MOSFET 并联应用在高电流场景中越来越普遍。实现 SiC MOSFET 并联的关键在于确保电流的均匀分布，并消除芯片间的振荡。这需要参数一致的器件、对称的功率和驱动回路布局，以及优化的栅极驱动电路设计。

学习目标

读完本页后，你应该能够：

了解 SiC MOSFET 并联的必要性与挑战
掌握影响 SiC MOSFET 并联均流的关键因素
理解如何通过器件选型、系统布局和驱动电路设计优化并联性能

Details

SiC MOSFET 并联的必要性

由于芯片面积、封装散热、导通电阻等限制，单个 SiC MOSFET 的额定电流通常较低（几十到两百安培）。在高电流应用（如轨道交通、新能源并网、高压逆变器）中，需要并联多个 SiC MOSFET 才能满足需求。

SiC MOSFET 并联的挑战

SiC MOSFET 作为高速开关器件，其并联应用面临着与 IGBT 不同的挑战，需要特别关注以下几点：

器件参数一致性： $R_{D S} (o n)$ 和 $V_{GS} (t h)$ 的失配会导致静态和动态电流不均衡。
功率回路和驱动回路布局：不对称的布局会导致电流和电压应力不均衡，以及芯片间振荡。
散热设计：散热不均衡会导致器件间温度差异，进一步加剧电流不均衡。

器件参数对并联的影响

导通电阻 $R_{D S} (o n)$

$R_{D S} (o n)$ 失配会导致静态电流不均衡。 $R_{D S} (o n)$ 是正温度系数，有助于抑制静态电流不均，电流集中处温度升高，电阻增大，从而使电流转向其他器件。英飞凌 CoolSiC™ MOSFET 具有很强的 $R_{D S} (o n)$ 正温度系数和很低的离散度，有利于静态均流。

图：导通电阻对比

厂家	$R_{D S (o n)}$ max / typ 比值	离散度
英飞凌 CoolSiC	较低 ↓	小
厂家 A	中等	中
厂家 B	较高 ↑	大

上图显示，英飞凌的 $R_{D S} (o n)$ 最大值对比典型值的比例最低，意味着其器件具有更小的 $R_{D S} (o n)$ 离散度。

阈值电压 $V_{GS} (t h)$

$V_{GS} (t h)$ 失配是导致动态电流不均衡的主要因素。 $V_{GS} (t h)$ 具有负温度系数，这意味着 $V_{GS} (t h)$ 越低的器件在开通时越容易分到更多电流，导致进一步的 $V_{GS} (t h)$ 下降。因此， $V_{GS} (t h)$ 的一致性非常重要，不仅在常温下要高度匹配，温度曲线也要尽可能一致。

英飞凌 SiC MOSFET 的 $V_{GS} (t h)$ 具有高度一致性和更低的栅源阈值电压温度系数，可保障并联运行的稳定性。

图：阈值电压对比

厂家	$V_{GS (t h)}$ 偏差范围	一致性
英飞凌	较小 ↓	高
厂家 A	较大 ↑	中
厂家 B	较大 ↑	低

上图显示，英飞凌 MOSFET 的阈值电压偏差明显低于其他厂家。

图：阈值电压温度系数

厂家	低温 $V_{GS (t h)}$	高温 $V_{GS (t h)}$	温度系数（绝对值）
英飞凌（沟槽栅）	较高	略降 ↓	较小
平面栅竞品	较高	明显下降 ↓↓	较大

英飞凌 SiC MOSFET 之所以具有良好的阈值一致性以及稳定性，是源于沟槽栅结构的天然优势：沟道掩埋于硅片内部，且沟槽内填充多晶硅，可有效保护沟道不受后续工艺影响，从而保证了阈值的一致性。

功率回路布局对并联的影响

驱动反馈回路不对称

如果功率回路和驱动回路共用源极，器件开通时的电流变化率 di/dt 会在源极电感产生感应电压 V=L*di/dt。该感应电压与驱动电压方向相反，相当于减弱了栅极驱动能力，使得开通速度变慢。如果并联器件的源极反馈不对称，就会导致开通速度不一致，影响动态均流。

图：源极回路电感负反馈

在 PCB 布局中，应尽量避免以下情况：

插件式封装的管脚长度不一致

图：TO247 封装源极电感不对称

贴片式 D2PAK 封装器件左右放置，导致源极路径长度不一致

图：D2PAK 封装源极电感不对称

电容反馈回路不对称

PCB 布版中两个导电层相交叠就会形成电容。如果寄生电容出现在漏极和栅极之间，相当于增加了器件的米勒电容 $C_{g c}$ ，使得关断时 dv/dt 变慢。

图：米勒电容

在 PCB 布局中，应避免栅极引线与漏极引线交叠，以减少寄生电容。

图：栅极引线与漏极引线交叠

功率回路不对称

主功率换流回路不对称会引起源极电感与漏极电感不对称，不仅会引起电流及损耗的不均衡，也会引起电压过冲的不均衡。

图：功率回路不对称

下图展示了一种 PCB 布局的改善方法：

初始设计：D2PAK 器件左右放置，源极与漏极功率走线分别朝左右走线，导致左边器件的漏极电感 $L_{D}$ 较高，右边器件的源极电感 $L_{S}$ 较高。
改进设计：保持器件左右放置，但功率走线从垂直方向引出，使两个器件功率回路对称。

图：功率回路改善

散热布局不对称

散热路径的不对称也会对并联均流造成很大影响。例如，并联的单管器件在散热器上左右放置，冷却液左进右出，会造成从左至右明显的温度梯度。改进方法是冷却液上进下出，并增加扰流槽，使温度梯度呈上下分布，左右两边的器件散热环境一致。

图：散热布局改善

如何设计驱动电路设计改善均流

即使器件经过严格筛选，PCB 也经过精心设计，也无法彻底消除失配因素。可以通过驱动电路的设计进一步降低这些失配因素对并联均流的影响。

驱动电阻设计

对于带有辅助源极的器件并联，辅助源极会形成电流回路，可以使用发射极限流电阻 $R_{s}$ 抑制源极电阻环流。

图：辅助源极电阻

栅极电阻分为共同电阻 Rgcom 和独立电阻 Rgi。Rgcom 可以抑制阈值 $V_{t h} / C_{g c} / C_{g s}$ 失配引起的动态电流不均衡，Rgi 可削弱并联芯片间的振荡。

图：栅极电阻网络

仿真验证

两个 SiC MOSFET 并联，给其中一只的漏极和栅极间额外加一个小电容 Cgc1，模拟转移电容失配。

图：仿真模型

栅极网络配置分两种情况，如下表，等效总电阻为 Req=2*Rc+Ri，两种情况下都是 10Ω。

方案	Rc (Ω)	Ri (Ω)
1	0.5	9
2	4	2

仿真结果表明，将共同电阻 Rc 提升至 4Ω，而独立电阻 Ri 降低至 2Ω，可以显著改善动态均流。

图：栅极电阻仿真结果

方案	Rc (Ω)	Ri (Ω)	等效总电阻	动态均流效果
1	0.5	9	10 Ω	较差 ↓
2	4	2	10 Ω	显著改善 ↑

并联的器件使用源极电阻 Rg,ex、共同栅极电阻 $R g, o n_{co m}$ 、独立栅极电阻 Rg,on 之后，总等效电阻为：

$R_{g}$ ,total = $R_{g}$ ,GD + $R_{g}$ , $o n_{co m}$ + ( $R_{g}$ ,int + $R_{g}$ ,on)/n + $R_{g}$ ,ex

其中，Rg,GD 为驱动芯片内阻，Rg,int 为 SiC MOSFET 内置门极电阻，n 为并联器件的个数。

各电阻取值建议：

开尔文源极镇流电阻 Rg,ex 典型值 0.5Ω。
使用分立电阻 + 功率器件内部电阻约 50%，共同电阻 + 驱动器内阻约 50% 作为起始值，测试均流与震荡效果，再根据实际结果微调电阻。
门极电阻精度小于 1%，尤其在使用低导通电阻器件时。

模块内并联 vs PCB 级并联

并联发生在两个尺度，工程约束完全不同：

维度	模块内（单片内多 die）	PCB 级（多个 TO-247 / D2PAK）
对称性	厂商工艺保证；键合线数量 + 走线镜像	设计者全部自理
寄生电感	$L_{s}$ < 10 nH 易达	典型 20–50 nH；必须靠对称布局压低
热耦合	强（同基板） → 温度自平衡	弱 → 需要镜像冷却
参数离散度	同 wafer 挑选（bin 匹配）→ 小	不同 batch 风险高
DC 动态均流	± 5 % 可达	± 15–20 % 常见
调试	难（模块内部不可见）	可测每颗

工程启示：能选模块内多 die 就选模块（HybridPACK Drive G2、XM3、VE-Trac 等车规模块都自带并联）；PCB 级并联只在原型 / 特殊需求下用（如大功率 SiC 自组模块、商用车 custom）。

数值实例：4-in-Parallel 动态均流

假设 4 颗 C3M0040120K（1200 V / 40 mΩ）并联，双脉冲测试：

参数	对称布局	不对称（ $L_{s}$ 失配 10 nH）
峰值 $I_{D}$ 失配	± 3 %	± 18 %
总损耗 $E_{o n}$	380 μJ	450 μJ (+18 %)
峰值 $V_{D S}$ 过冲	1.1× $V_{b u s}$	1.3× $V_{b u s}$
振铃衰减时间	200 ns	500 ns + 二次振铃

工程结论：不对称布局下部分器件损耗比其他多 20 %+，温升额外 15 ℃ → 寿命砍半。布局的对称性直接换成千公里保修。

双脉冲测试（DPT）验证并联

DPT 是并联 SiC 最重要的验证手段：

第一脉冲把电流注入电感，到目标值；关断
短死区后第二脉冲再开通 → 观察 I 上升、V 过冲
四路分别测 $I_{D}$ 、 $V_{GS}$ 、 $V_{D S}$
对比四路波形的峰值、延迟、过冲、振铃周期

判读标准：

峰值电流失配 ≤ 10 %（宽松）/ ≤ 5 %（严格）
开通延迟差 ≤ 10 ns
过冲差 ≤ 5 % $V_{b u s}$
无器件间串扰性振荡

不满足就回到布局或栅极电阻网络调整。

SiC vs IGBT 并联对比

SiC 并联比 IGBT 在 7 个维度上同时变难——失配源、静态/动态均流、开关速度、寄生容忍度、栅极网络、典型应用全部不同。这就是为什么车规 SiC 倾向"单颗大 die + 模块"而非 PCB 上大量并联。

维度	IGBT 并联	SiC MOSFET 并联
主要失配源	$V_{CE (s a t)}$	$V_{GS (t h)}$ + $R_{D S (o n)}$
静态均流	正温系（好）	正温系（ $R_{D S (o n)}$ ）帮助
动态均流	相对宽容（ns 变 tens of ns）	极其敏感（ns 级）
开关速度	10–100 ns	10–20 ns
寄生容忍度	50 nH 可接受	10 nH 就明显
栅极电阻网络	简单（Rg 合一）	必须三级（Rgcom + Rgi + Rg,ex）
典型应用	商用车 / 风电 / 轨交	乘用车主驱 / 光伏

结论：SiC 并联比 IGBT 难 3–5 倍——这是为什么车规 SiC 倾向于用"单颗大 die + 模块"而非大量 PCB 并联。

总结

SiC MOSFET 并联设计要点：

选择参数尽可能一致的管芯（英飞凌 SiC MOSFET 由于沟槽栅结构和严格的工艺管控，在各个参数上都具有良好的一致性）。
系统设计非常重要，尽量使驱动回路、功率回路及散热布局对称，对称性可以通过交换器件交叉验证。
栅极电阻网络的优化设计能够弱化芯片参数失配及布局不对称对均流的影响，推荐同时使用共同电阻、独立电阻以及开尔文源极引脚电阻。

核心要点

SiC MOSFET 并联用于高电流应用，但面临均流和振荡的挑战。
器件参数（ $R_{D S} (o n)$ 、 $V_{GS} (t h)$ ）、功率回路布局和散热设计都会影响均流。
通过选择参数一致的器件、优化 PCB 布局和调整栅极驱动电路可以改善并联性能。

Cross-references

← 索引
SiC - 碳化硅器件特性
栅极驱动 - 栅极驱动电路设计
PCB设计 - 功率电路 PCB 布局