SiC MOSFET 并联设计 — 三区物理 + 专家级 worked design

单颗 SiC MOSFET 的额定电流受芯片面积、封装散热和导通电阻限制(分立管典型几十至二百安),在轨道交通、新能源并网、高压逆变器这类大电流场景里必须并联多颗才够用。并联要守的硬约束只有一条:每一颗器件在每一个瞬间分到的电流都不能超过它自己的结温红线——不是"平均温升不超",而是"最热那一颗始终低于 Tjmax"。并联能力能否真正叠加,取决于最差那颗在最坏离散、最坏散热、最高环境温度下是否仍安全。

SiC 并联比 IGBT 根本性地更难,是因为开关速度快一个数量级(10–20 ns vs IGBT 几十至上百 ns)。IGBT 慢开关下,布局失配来得及被热反馈逐步修正;SiC 的开关时间(ns)远短于热时间常数(ms),热反馈在开关瞬态里完全来不及,任何 ns 级栅极延迟或 nH 级寄生失配都被直接放大成电流不均衡。三类失配源在 SiC 上都比 IGBT 恶化:

并联 MOSFET 的行为按工作区分成三套截然不同的物理,分析时必须先判定落在哪一区,再套对应机制。fully-on 直流区靠 RDS(on) 正温度系数自平衡;开关瞬态由源极阻抗与驱动对称性决定;半开区被 VGS(th) 负温度系数拉向正反馈失控。三区的均流方向甚至相反,把静态区的自平衡直觉外推到半开区是经典致命错误。

前面从物理上说清了三区,这里把动态均流的核心失配量化成可用来做器件筛选的公式。动态均流的主控因子是 VGS(th) 离散;栅漏电容 Cgd(米勒电容)失配和源极电感失配则通过"等效阈值偏差"这条统一通道叠加进来。

上一节的 $\Delta Ls$、$\Delta Cgd$ 都是布局造出来的,所以并联的一大半功夫在 PCB。目标是让左右(或各路)器件看到尽可能一致的源极电感 Ls、漏极电感 Ld 与米勒电容,把几何不对称压到不放大成动态失配。源极电感是动态不均的布局主控量,优先级最高。

源极回路电感形成负反馈,减弱有效栅压,不对称即引起开通速度不一致:

TO-247 这类插件封装最典型的问题是引脚长度、焊接高度天然不一致,源极寄生电感先失配:

贴片 D2PAK 没有长引脚,但左右同向放置会让源极回路长度不一致,回到同样的寄生失配:

栅极与漏极走线交叠会形成寄生电容,相当于给该 die 额外增加米勒电容 Cgd,拖慢关断 $dv/dt$;失配即引起各 die 有效米勒电容不同:

危险在于它看起来只是布线重叠,实际暗中给每颗器件加出不同的等效 Cgd:

主功率换流回路不对称会同时引起源极电感 Ls 与漏极电感 Ld 失配,既造成电流/损耗不均衡,也造成电压过冲不均衡:

真正有效的修法不是"多加铜",而是把换流路径的镜像关系做对——母线从两器件中间垂直出线,让左右器件看到尽可能一致的 Ld 与 Ls:

散热路径的不对称同样会造成温度梯度进而恶化均流。冷却液左进右出会形成从左到右的温度梯度;改成上进下出加扰流槽,可把梯度改成上下分布、让左右器件散热环境一致:

即使器件严格筛选、布局已做对称,参数残余散布仍无法彻底消除,栅极电阻网络是最后一道被动均流手段。它需要定量设计而非凭经验拍值:共同电阻 Rgcom 与独立电阻 Rgi 作用不同、不可互换——Rgcom 增加共模阻抗、抑制 Vth/Cgd 失配驱动的动态不均衡;Rgi 阻尼并联 die 间的高频振荡,有一条来自振荡的硬下限。

对带辅助(Kelvin)源极的器件并联,辅助源极之间会形成环流,用镇流电阻 Rgex 抑制:

完整网络是"驱动器 → 共同电阻 Rgcom → 各 die 独立电阻 Rgi → 器件内置 Rgint",外加每 die 的 Kelvin 镇流 Rgex:

从驱动器看,N 路并联的等效总栅极阻抗(公共路径口径)为:

其中 RgGD 为驱动器输出内阻,Rgint 为器件内置门极电阻(C3M0040120K:typ 3.5 Ω @ 1 MHz),Rgex 为 Kelvin 源极镇流电阻(典型 0.5 Ω)。共同电阻被 N 分流、独立电阻各 die 独有,这个结构决定了"提高 Rgcom、降低 Rgi(总阻抗不变)能改善动态均流"——但 Rgi 有硬下限,来自下面的振荡条件。

用一颗真器件走一遍端到端设计:Wolfspeed C3M0040120K(1200 V / 40 mΩ,TO-247-4 带 Kelvin 源极),4 管并联实现 800 V 母线、80 A 总电流(每 die 20 A,对 66 A 额定管刻意降额以换并联稳健性)、50 kHz 半桥。下表器件参数全部取自 datasheet Rev. 03(2024-09),已逐条核验:

并联 SiC 里藏着几条让产品 late-break 的陷阱,逐条识别远比事后调试便宜。下面每条都对应一类真实失效模式,PCB 级并联遇到概率很高。

• G1 — VTH 不筛选就并联:不同批次 Vth 差 $\ge 0.5\text{V}$,$\Delta Ipeak=21\times 0.5\approx 10.5\text{A}$,最热 die 超额 50%+。表现:某颗 die 频繁过温告警,换新管暂时消失(换管带来新筛选,不是修复)。修法:同批次实测精筛至 $\Delta Vth\le 0.1\text{V}$,或改用模块内并联。
• G2 — Rgi 取零或过小:"共享一个 Rgcom 就行,省掉 Rgi 减小栅阻"——错。无 Rgi 时 die 间 gate trace 振荡 $Q\to \infty$,约 34 MHz 持续振铃。表现:DPT 波形 VGS 剧烈振铃,温度随频率恶化。修法:按 §5.1 取 $Rgi\ge \sqrt{2Lgate/Cgs}$。
• G3 — Kelvin 源极不用,绕进功率回路:TO-247-4 有 4 脚(漏/栅/功率源/Kelvin 源),把驱动参考错接到功率源 → $Ls\cdot di/dt$ 反馈全打到栅极,削弱有效 VGS 并引起各 die 有效阈值差。修法:驱动 GND 接 Kelvin 源脚,加 $Rgex=0.5\Omega$ 镇流。
• G4 — 功率回路左右非镜像:D2PAK 横排,源极路径长度不同(左 5 mm / 右 20 mm),$\Delta Ls\approx 3\text{nH}$;$di/dt=2\text{A/ns}$ → 有效 $\Delta VGS=6\text{V}$ → 开通延迟差约 6 ns → 约 ±18% 电流失配。表现:热像仪可见左右 die 温差 > 15 °C。修法:母线从两器件中间对称引出(§4 图 07)。
• G5 — 忘算 N 管集体 dI/dt:单管 $di/dt=1\text{A/ns}$ 看着安全,但 4 管同步换流 $N\cdot di/dt=4\text{A/ns}$,$Lbus=40\text{nH}$ → 过冲 160 V,$VDSpeak=960\text{V}=80\%$ 额定,逼近 Avalanche。表现:DPT 过冲远超单管估计。修法:优化 busbar 至 $Lbus<25\text{nH}$,或增大 Rgcom 降低系统 $di/dt$。
• G6 — 冷却液单向流,右端比左端热 30 °C:左进右出使右端环境温度高;正温系反而让热端 die 电流略降,出现"热端流量少但更热、冷端流量多但不热"的错配,长期热端先失效、冷端因超预期应力劣化。修法:上进下出 + 扰流槽(§4 图 08)。
• G7 — 半开区误用静态均流结论:控制器软启动($VGS$ 从 0 斜坡到 15 V),误以为"SiC 正温系,静态均流好,软启动也没问题"。但软启动期间 die 在半开区,Vth 负温系主导:低 Vth 的 die 先导通、承担上升段全部电流、发热后阈值再降,正反馈。表现:每次软启动都是同一颗 die 先到结温上限。修法:软启动斜坡做慢(ms 级),让各 die 在承受大电流前充分增强、离开半开区。

任何并联设计必须覆盖三个角落才算闭合——只在标称点算过并不代表产品能量产。

• Corner A — 低温 −40 °C 起动(Vth 离散最大化):低温下 Vth 负温系使阈值普遍升高,离散度也常放大。若同批次低温 Vth 离散比室温大 50%,最坏 $\Delta Vthsel\to 0.15\text{V}$,$\Delta Ipeak=21\times 0.15\approx 3.2\text{A}$,动态不均约 16%,刚出 PCB 级允许边界。应对:低温 DPT 验证;不满足则把筛选精度收到 $\Delta Vthsel\le 0.08\text{V}$。
• Corner B — 高温 150 °C 满载(RDS(on) 最高、功耗最大):$RDSon(150{}^{\circ }\mathrm{C})\approx 62\text{m}\Omega$(约 1.55× 冷态,Fig. 4),导通损耗升到 $20^2\times 0.062\times 0.5=12.4\text{W}$;最热 die(23 A)约 $23^2\times 0.062\times 0.5\approx 16\text{W}$,叠加 Psw 约 12 W → Ptotal ≈ 28 W。车规 $Ta=85{}^{\circ }\mathrm{C}$ 下 $Tj\approx 85+28\times 1.26\approx 120{}^{\circ }\mathrm{C}<175{}^{\circ }\mathrm{C}$,须用迭代法核 RDS(on)(Tj) 的热收敛后确认。
• Corner C — 最差 busbar($Lbus=50\text{nH}$):走线绕弯未紧贴 return 的典型失败,$VDSpeak=800+50\times 10^{-9}\times 4\times 10^9=1000\text{V}=83\%$ 额定,Avalanche 风险实质化。这个 corner 是设计通过/失败的判据:布板后若实测 $Lbus>40\text{nH}$,必须加 Snubber 钳位电容(如 50 nF/1 kV 薄膜,紧邻漏源正负极)或重新布线。

双脉冲测试(DPT)是并联 SiC 最重要的验证手段,也是 PCB 级并联的出货验收门。标准流程:第一脉冲把电流注入电感至目标值 → 关断 → 短死区后第二脉冲开通 → 观察电流上升与电压过冲;四路分别测 ID、VGS、VDS,对比峰值/延迟/过冲/振铃周期。判读:峰值电流失配 ≤ 10%(宽松)/ ≤ 5%(严格);开通延迟差 ≤ 10 ns;过冲差 ≤ 5% Vbus;无器件间串扰振荡。不满足就回到布局对称性或 Rg 网络,循环直至通过。

并联发生在两个尺度,工程约束完全不同,选型时能上模块就上模块:

工程启示:能选模块内多 die 就选模块(HybridPACK Drive G2、XM3、VE-Trac 等车规模块自带并联,已由厂家完成 bin 匹配 + 热设计 + 布局对称);PCB 级并联只在原型、特殊需求(大功率自组模块、商用车 custom)下用。

SiC 并联比 IGBT 在多个维度同时变难,这是车规 SiC 倾向"单颗大 die + 模块"而非 PCB 大量并联的根本原因。核心难点集中在:振荡频率高(需精确 Rgi)、Vth 负温系正反馈、源极阻抗容忍度极低。

结论:SiC 并联比 IGBT 难 3–5 倍——高跨导放大 Vth 失配、高 $dv/dt$ 放大寄生失配、高谐振频率逼出精确栅极网络。