SiC MOSFET 并联设计

由于芯片面积、封装散热、导通电阻等限制，单个 SiC MOSFET 的额定电流通常较低（几十到两百安培）。在高电流应用（如轨道交通、新能源并网、高压逆变器）中，需要并联多个 SiC MOSFET 才能满足需求。

SiC MOSFET 作为高速开关器件，其并联应用面临着与 IGBT 不同的挑战，需要特别关注以下几点：

• 器件参数一致性：$RDS(on)$和$VGS(th)$的失配会导致静态和动态电流不均衡。
• 功率回路和驱动回路布局：不对称的布局会导致电流和电压应力不均衡，以及芯片间振荡。
• 散热设计：散热不均衡会导致器件间温度差异，进一步加剧电流不均衡。

1.3.1 导通电阻 $RDS(on)$

$RDS(on)$失配会导致静态电流不均衡。$RDS(on)$是正温度系数，有助于抑制静态电流不均，电流集中处温度升高，电阻增大，从而使电流转向其他器件。英飞凌 CoolSiC™ MOSFET 具有很强的 $RDS(on)$ 正温度系数和很低的离散度，有利于静态均流。

图：导通电阻对比

上图显示，英飞凌的 $RDS(on)$ 最大值对比典型值的比例最低，意味着其器件具有更小的 $RDS(on)$ 离散度。

1.3.2 阈值电压 $VGS(th)$

$VGS(th)$失配是导致动态电流不均衡的主要因素。$VGS(th)$具有负温度系数，这意味着 $VGS(th)$ 越低的器件在开通时越容易分到更多电流，导致进一步的 $VGS(th)$ 下降。因此，$VGS(th)$ 的一致性非常重要，不仅在常温下要高度匹配，温度曲线也要尽可能一致。

英飞凌 SiC MOSFET 的 $VGS(th)$ 具有高度一致性和更低的栅源阈值电压温度系数，可保障并联运行的稳定性。

图：阈值电压对比

上图显示，英飞凌 MOSFET 的阈值电压偏差明显低于其他厂家。

图：阈值电压温度系数

温度系数对比可以直接记成两条：

• 英飞凌（沟槽栅）：低温 $VGS(th)$ 较高，高温只略降，温度系数绝对值较小。
• 平面栅竞品：低温也偏高，但高温下降更明显，温度系数绝对值更大。

英飞凌 SiC MOSFET 之所以具有良好的阈值一致性以及稳定性，是源于沟槽栅结构的天然优势：沟道掩埋于硅片内部，且沟槽内填充多晶硅，可有效保护沟道不受后续工艺影响，从而保证了阈值的一致性。

1.4.1 源极电感负反馈机理

如果功率回路和驱动回路共用源极，器件开通时的电流变化率 di/dt 会在源极电感产生感应电压 V=L*di/dt。该感应电压与驱动电压方向相反，相当于减弱了栅极驱动能力，使得开通速度变慢。如果并联器件的源极反馈不对称，就会导致开通速度不一致，影响动态均流。

图：源极回路电感负反馈

在 PCB 布局中，应尽量避免以下情况：

• 插件式封装的管脚长度不一致

1.4.2 TO247 管脚长度不对称

TO247 这类插件封装最典型的问题不是器件参数，而是引脚长度、焊接高度和回流路径很容易天然不对称，于是源极寄生电感先失配。

1.4.3 D2PAK 源极路径不对称

贴片式 D2PAK 虽然没有长引脚，但如果左右器件的源极回路长度不一致，最终也会回到同样的寄生失配问题。

1.4.4 电容反馈回路不对称

PCB 布版中两个导电层相交叠就会形成电容。如果寄生电容出现在漏极和栅极之间，相当于增加了器件的米勒电容 $Cgc$，使得关断时 dv/dt 变慢。

图：米勒电容

在 PCB 布局中，应避免栅极引线与漏极引线交叠，以减少寄生电容。

1.4.5 栅漏走线交叠

这一类问题的危险在于它看起来只是布线重叠，实际上却在暗中给每颗并联器件加出了不同的等效 $Cgc$。

1.4.6 功率回路不对称

主功率换流回路不对称会引起源极电感与漏极电感不对称，不仅会引起电流及损耗的不均衡，也会引起电压过冲的不均衡。

图：功率回路不对称

下图展示了一种 PCB 布局的改善方法：

• 初始设计：D2PAK 器件左右放置，源极与漏极功率走线分别朝左右走线，导致左边器件的漏极电感 $LD$ 较高，右边器件的源极电感 $LS$ 较高。
• 改进设计：保持器件左右放置，但功率走线从垂直方向引出，使两个器件功率回路对称。

1.4.7 功率回路改善

真正有效的修法不是“多加一点铜”，而是把换流路径的镜像关系重新做对，让左右器件看到尽可能一致的 $LD$ 与 $LS$。

1.4.8 散热布局不对称

散热路径的不对称也会对并联均流造成很大影响。例如，并联的单管器件在散热器上左右放置，冷却液左进右出，会造成从左至右明显的温度梯度。改进方法是冷却液上进下出，并增加扰流槽，使温度梯度呈上下分布，左右两边的器件散热环境一致。

图：散热布局改善

即使器件经过严格筛选，PCB 也经过精心设计，也无法彻底消除失配因素。可以通过驱动电路的设计进一步降低这些失配因素对并联均流的影响。

1.5.1 辅助源极电阻

对于带有辅助源极的器件并联，辅助源极会形成电流回路，可以使用发射极限流电阻 $Rs$ 抑制源极电阻环流。

图：辅助源极电阻

1.5.2 栅极电阻网络

栅极电阻分为共同电阻 Rgcom 和独立电阻 Rgi。Rgcom 可以抑制阈值 $Vth/Cgc/Cgs$ 失配引起的动态电流不均衡，Rgi 可削弱并联芯片间的振荡。

图：栅极电阻网络

1.5.3 仿真验证

两个 SiC MOSFET 并联，给其中一只的漏极和栅极间额外加一个小电容 Cgc1，模拟转移电容失配。

图：仿真模型

栅极网络配置分两种情况，等效总电阻都保持 $Req=2\cdot Rc+Ri=10\Omega$：

• 方案 1：$Rc=0.5\Omega$，$Ri=9\Omega$
• 方案 2：$Rc=4\Omega$，$Ri=2\Omega$

仿真结果表明，将共同电阻 Rc 提升至 4Ω，而独立电阻 Ri 降低至 2Ω，可以显著改善动态均流。

图：栅极电阻仿真结果

并联的器件使用源极电阻 Rg,ex、共同栅极电阻 $Rg,o{n}_{com}$、独立栅极电阻 Rg,on 之后，总等效电阻为：

$Rg$,total = $Rg$,GD + $Rg$,$o{n}_{com}$ + ($Rg$,int + $Rg$,on)/n + $Rg$,ex

其中，Rg,GD 为驱动芯片内阻，Rg,int 为 SiC MOSFET 内置门极电阻，n 为并联器件的个数。

各电阻取值建议：

• 开尔文源极镇流电阻 Rg,ex 典型值 0.5Ω。
• 使用分立电阻 + 功率器件内部电阻约 50%，共同电阻 + 驱动器内阻约 50% 作为起始值，测试均流与震荡效果，再根据实际结果微调电阻。
• 门极电阻精度小于 1%，尤其在使用低导通电阻器件时。

并联发生在两个尺度，工程约束完全不同：

工程启示：能选模块内多 die 就选模块（HybridPACK Drive G2、XM3、VE-Trac 等车规模块都自带并联）；PCB 级并联只在原型 / 特殊需求下用（如大功率 SiC 自组模块、商用车 custom）。

假设 4 颗 C3M0040120K（1200 V / 40 mΩ）并联，双脉冲测试：

工程结论：不对称布局下部分器件损耗比其他多 20 %+，温升额外 15 ℃ → 寿命砍半。布局的对称性直接换成千公里保修。

DPT 是并联 SiC 最重要的验证手段：

1. 第一脉冲把电流注入电感，到目标值；关断
2. 短死区后第二脉冲再开通 → 观察 I 上升、V 过冲
3. 四路分别测 $ID$、$VGS$、$VDS$
4. 对比四路波形的峰值、延迟、过冲、振铃周期

判读标准：

• 峰值电流失配 ≤ 10 %（宽松）/ ≤ 5 %（严格）
• 开通延迟差 ≤ 10 ns
• 过冲差 ≤ 5 % $Vbus$
• 无器件间串扰性振荡

不满足就回到布局或栅极电阻网络调整。

SiC 并联比 IGBT 在 7 个维度上同时变难——失配源、静态/动态均流、开关速度、寄生容忍度、栅极网络、典型应用全部不同。这就是为什么车规 SiC 倾向"单颗大 die + 模块"而非 PCB 上大量并联。

结论：SiC 并联比 IGBT 难 3–5 倍——这是为什么车规 SiC 倾向于用"单颗大 die + 模块"而非大量 PCB 并联。

SiC MOSFET 并联设计要点：

• 选择参数尽可能一致的管芯（英飞凌 SiC MOSFET 由于沟槽栅结构和严格的工艺管控，在各个参数上都具有良好的一致性）。
• 系统设计非常重要，尽量使驱动回路、功率回路及散热布局对称，对称性可以通过交换器件交叉验证。
• 栅极电阻网络的优化设计能够弱化芯片参数失配及布局不对称对均流的影响，推荐同时使用共同电阻、独立电阻以及开尔文源极引脚电阻。

当几颗并联 MOSFET 都被充分增强，并承受同一对漏源电压时，冷态电流首先由各自的导通电阻决定：

这意味着冷态 $RDS(on)$ 更低的那颗会先抢到更多电流，也先承担更高导通损耗。若各支路热阻接近，它的结温就会先上升，而 fully-on 区的 $RDS(on)$ 又会随温度上升而增大，于是部分电流会回分配给其余器件，直到整组收敛到新的热平衡点。并联 MOSFET 的静态均流之所以通常比动态均流容易，本质上就是这条热负反馈在起作用，而不是因为器件天然没有分散。

这个结论有两个边界不能丢。第一，它只适用于 fully-on 的静态或准静态导通区；一旦进入开关瞬态，热反馈来不及起作用，决定分流的主导量就会切换成阈值差、门极延迟、公共源电感和布局对称性。第二，它默认各支路的热路径大致相同；如果某一颗器件长期坐在更差的散热位置上，正温度系数只能减轻失配，不能替代热设计本身。

静态均流真正要守住的，不是平均温升，而是最热那一颗始终不越过单管结温红线。因此并联验算时，首先要分清 datasheet 里哪些热参数可以当设计输入，哪些只能当装配参考。对分立功率 MOSFET，真正可保证的是器件本体到安装基面的热阻，而板级到环境的热阻会随着铜面积、气流、邻近热源和安装姿态显著变化。

因此，并联设计不应依赖幸运配对，而要按最差离散做验算。若 datasheet 只给出 $RDS(on)$ 的 typ 和 max，可先用保守方式估算冷态下边界：

这个近似不是为了得到绝对精确的最小值，而是为了提醒设计者：并联能力必须按 spread、热阻差和最高环境温度去算，而不是按平均值去赌。以三管最坏配对 $2.6m\Omega +4m\Omega +4m\Omega$ 为例，冷态最低 $RDS(on)$ 的那颗会先承担最高功耗；若三条热路做得足够一致，升温后它的电阻会上抬，功率占比会被拉回，但它依然会是整组里最热的那一颗。工程判断因此很直接：静态并联是否成立，取决于最差那颗在最坏散热、最坏离散和最高环境温度下是否仍低于 $Tj,max$；对车规功率 MOSFET，这条红线常见仍是 $175{}^{\circ }\mathrm{C}$。

热布局的目标也应围绕这个判断展开。并联器件要尽量共用低热阻、近对称的热扩散主干，让各颗器件的 mounting base 看到尽可能一致的热边界；两颗并联时，优先让两颗器件共享同一块高导热铜区或同一热扩散面，三颗及以上时优先做近对称环形或子组化布局，而不是简单排成一长串。板面积在这里不是浪费，因为未被器件占满的区域往往正是铜扩热、热过孔和冷却气流真正需要的空间。

前面的布局章节已经解释了 TO247 引脚长度、源极回路和栅漏交叠等几何不对称会怎样制造动态失配，这里可以把它们压缩成一个更高阶的结论：开关瞬态里先决定分流的不是热，而是源极阻抗是否对称。 刚开通后的最前几十到几百纳秒内，哪颗器件先吃到更多电流，首先由各支路的源极寄生电感决定；再往后，随着电流爬升和波形收敛，分流主导量才逐渐回到 $RDS(on)$ 与铜阻。

这也是为什么 gate driver 设计必须先匹配 source path，再去优化 drain path。驱动器永远是相对 source 工作的，源极阻抗失配会直接变成有效 $VGS$ 失配；因此哪怕漏极路径看起来很对称，只要公共源电感或源极回流长度不同，开通先后和峰值电流就会先被拉开。对高频、快边沿、短占空比应用，这个问题会被放大得尤其明显；并联颗数继续增加时，更稳妥的做法也是先在小子组内做干净的 source star point，再通过低阻抗平面汇流，而不是把所有源极拉成长母线。

并联 MOSFET 在 fully-on 区通常安全，不代表它们在 partially enhanced 或 linear mode 也会自然分流。半开区的主导机制会切换成 $VGS(th)$ 的负温度系数：阈值更低的那颗会先导通、先发热，而温度上升又会把它的阈值进一步拉低，于是它会继续抢流。这条链与 fully-on 区里 $RDS(on)$ 的正温度系数正好相反，所以不能把静态导通区的自平衡外推到线性限流、软启动或 pass FET 场景。

因此，SiC MOSFET 并联的正确心智模型不是并联后天然平均，而是三套物理分区必须分开看：fully-on 区依赖 $RDS(on)$ 正温度系数和热路匹配来实现静态均流，开关瞬态依赖源极阻抗与驱动对称性来限制动态抢流，而半开区则必须回到 SOA 与线性模式稳定性口径重新验算。只有这三条边界同时守住，并联能力才是真的可用能力。