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Box 1核心功率 MOSFET 设计的核心矛盾是什么？2026-04-19
三难困境：R_DS(on) × Q_g × BV_DSS。降低 R_DS(on) 需要加大芯片面积，但会让 Q_g 变大；提高 BV_DSS 需要加厚漂移区降低掺杂，但会让 R_DS(on) 暴涨（硅限 R_DS(on)·A ∝ BV^2.5）。任何两个目标可以同时达到，第三个必被牺牲。所有工艺革新（Trench、SJ、SiC、GaN）本质上都是在绕开这个困境。
来自 MOSFET 技术 · 已复习 0 次 / 答对 0 次Box 1Miller 平台的物理本质是什么？2026-04-19
Miller 平台是 C_gd 的位移电流反馈。当 V_DS 快速下降时，C_gd 两端电压变化率 dV_DS/dt 在栅极注入一个位移电流 i_Miller = C_gd·dV_DS/dt，这个电流从栅极流出，刚好抵消驱动电路灌入的电流——V_GS 被'冻结'在平台电压上。此时驱动电路灌入的所有电流都在专心给 C_gd 放电，dv/dt = I_G / C_gd。V_Miller ≈ V_th + I_D/g_fs。
来自 MOSFET 技术 · 已复习 0 次 / 答对 0 次Box 1L_s（源极寄生电感）为什么是双刃剑？2026-04-19
好的一面：电流上升时 V_s = L_s·di/dt 反向叠加到 V_GS 上，让 V_GS 上升变慢，di/dt 被自动抑制（负反馈）。坏的一面：L_s 和 C_iss 形成 LC 谐振回路（几十~几百 MHz），严重时会把 V_GS 振荡到 V_th 以上导致误开通。Kelvin 源极把驱动回路和功率回路的源极物理分开，L_s 从驱动回路里'退出'——负反馈消失，但栅极振荡也大幅减弱。
来自 MOSFET 技术 · 已复习 0 次 / 答对 0 次Box 1核心Spirito 效应是什么？为什么 MOSFET 线性应用比导通区更危险？2026-04-19
Spirito 效应：在高 V_DS + 中等 I_D 的线性区，V_th 的负温度系数主导，温度反馈方向反转。芯片某处略微过热 → V_th 降低 → 同样 V_GS 下该处电流增大 → P=V_DS·I 增大 → 温度继续升高 → 正反馈热集中 → 热失控。与导通区 R_DS(on) 正温系数（电流自动均衡）相反，线性区是发散的。这就是为什么多个 MOSFET 并联做开关完全安全，并联做线性应用必须专门均流。
来自 MOSFET 技术 · 已复习 0 次 / 答对 0 次Box 1如何从手册 E_on/E_off 外推到实际工况？2026-04-19
E_on,actual = E_on,datasheet × (V_CC/V_CC,test) × (I_C/I_C,test) × f(T_j, R_G)。四个缩放因子：(1) V_CC 线性（母线翻倍，损耗翻倍）；(2) I_C 近似线性（电流翻倍，重叠区翻倍）；(3) f(T_j) —— MOSFET 从 25°C 到 150°C 约 +20~40%，IGBT 约 +50~100%；(4) f(R_G) 近似线性，但 R_G,int 不能忽略，必须按 (R_G,ext+R_G,int)/(R_G,test+R_G,int) 修正。SiC 的 R_G,int 可达 5~10 Ω。
来自 MOSFET 技术 · 已复习 0 次 / 答对 0 次Box 1核心栅极驱动设计的三个核心矛盾是什么？2026-04-19
快（开关损耗低）× 稳（无过冲、EMI、误开通）× 简单（无隔离/负压/DESAT）。快需要大 I_G 但带来大 di/dt 和过冲；稳需要小 I_G + 负压 + 箝位 + 三段式但意味着复杂 IC；简单意味着便宜但只能用在低频低压低 dV/dt 场景。SiC 驱动之所以贵 5~10 倍，是因为 SiC 的工作点逼近三角形中心，三个维度都必须同时应对。
来自 栅极驱动（Gate Driver） · 已复习 0 次 / 答对 0 次Box 1核心为什么 SiC MOSFET 必须用 −5V 关断 + 有源 Miller 箝位？2026-04-19
Cross-talk 定量：V_GS,noise ≈ C_gd·dV/dt·R_G,eff。SiC 的 dV/dt 高 10×（50 kV/μs）、V_th 低（2~3V），典型 V_GS,noise 可达 7~9V，远超 V_th。用 0V 关断必炸管（V_GS_peak > V_th）。用 −5V 关断：峰值刚好到 V_th，边缘。加 Miller Clamp：R_G,eff 从 10 Ω 降到 0.5 Ω，V_GS,noise 降 20×，峰值 −4.5V 安全。标准配置是两个都要。
来自 栅极驱动（Gate Driver） · 已复习 0 次 / 答对 0 次Box 1数字隔离器为什么比光耦快 30~50 倍？2026-04-19
光耦基于 LED → 光敏晶体管的光电转换，延迟 100~500 ns 来自 LED 上升时间和光敏晶体管响应。数字隔离器基于电容耦合（TI ISO）或磁耦合（ADI ADUM）的 OOK/脉冲调制，延迟 < 10 ns。对 200 kHz SiC 应用，光耦 500 ns 延迟 = 开关周期 10% = 36° 相位误差；数字隔离器 10 ns = 0.2% = 0.7° 误差。CMRR 也从光耦的 15 kV/μs 提升到 > 100 kV/μs。这就是为什么高频高压场合必须用数字隔离器。
来自 栅极驱动（Gate Driver） · 已复习 0 次 / 答对 0 次Box 1DESAT 保护的 blanking time 为什么对 SiC 特别难设计？2026-04-19
blanking time 是开通瞬间屏蔽 DESAT 检测的时间窗口。太短：正常开通被误判为短路（系统瘫痪）；太长：短路发生后保护来不及（器件已损坏）。典型 Si IGBT 的 SCWT ~10 μs，blanking 3~5 μs 有余量；SiC 的 SCWT 只有 3~10 μs，blanking 必须压到 1~2 μs，响应窗口只有 1~3 μs。这就是为什么 SiC 需要专用驱动 IC，旧 IGBT 驱动 IC 不能直接用。
来自 栅极驱动（Gate Driver） · 已复习 0 次 / 答对 0 次Box 1三段式驱动为什么能兼顾速度和 EMI？2026-04-19
单一 R_G 的矛盾：小 R_G 快（损耗低）但过冲和 EMI 大；大 R_G 反。三段式把关断分三阶段用不同 R_G：阶段1（V_GS 从高降到 Miller 平台，V_DS 未动）用小 R_G 快快快；阶段2（Miller 平台 + V_DS 上升段，dv/dt 主战场）用大 R_G 压 EMI；阶段3（I_D 下降段）用中等 R_G。典型 SiC 实测：固定 10Ω 的 dv/dt 25 kV/μs 过冲 250V；三段式 5/47/10Ω 的 dv/dt 8 kV/μs 过冲 95V，E_off 只增 50%。
来自 栅极驱动（Gate Driver） · 已复习 0 次 / 答对 0 次Box 1核心Baliga 品质因数为什么让 SiC 比 Si 好 3000 倍？2026-04-19
BFM = ε·μ·E_c³。SiC 的 E_c = 3.0 MV/cm 是 Si 的 10 倍，E_c³ 贡献 1000 倍，再乘上 ε 和 μ 的贡献（SiC 的 μ 略低但 ε 相当），合计约 3000×。物理含义：相同 BV 下，SiC 漂移区掺杂可以高 100×，厚度可以薄 10× → R_drift·A 降低约 100~300×。这就是 1200V SiC MOSFET 的 R_DS(on) 约等于 600V Si MOSFET 的原因。
来自 SiC 器件（Silicon Carbide Devices） · 已复习 0 次 / 答对 0 次Box 1SiC MOSFET 的沟道迁移率为什么只有体迁移率的 1~3%？2026-04-19
SiO₂/SiC 界面缺陷密度 D_it ~10^12 cm⁻²eV⁻¹，比 SiO₂/Si 高 100 倍。物理来源：SiC 有两种原子（Si 和 C），高温氧化时 C 原子部分逸出（CO/CO₂），留下带电的悬挂键；还有近界面氧陷阱和碳团簇。界面陷阱不断捕获和散射沟道电子，导致有效迁移率只有 10~30 cm²/V·s（体迁移率 950 的 1~3%）。工艺缓解：NO/N₂O 后氧化退火可降 D_it 约 10×，μ_ch 提升到 30~50，但仍远低于 Si。
来自 SiC 器件（Silicon Carbide Devices） · 已复习 0 次 / 答对 0 次Box 1SiC 体二极管 BPD 退化的物理机制是什么？2026-04-19
SiC 体二极管导通时电子和空穴复合，释放 ~3.26 eV 能量（= 禁带宽度）。这个能量足以驱动基平面位错（Basal Plane Dislocation, BPD）在材料内部滑移扩展，形成堆垛层错（Stacking Fault）。堆垛层错区电阻率升高，导致 R_DS(on) 随体二极管累积导通时间漂移（可达 30~50%），最终器件失效。应对措施：同步整流是必需（让电流走 R_DS(on) 而不是体二极管）、选择低 BPD 外延材料（Gen 4 BPD 密度 < 1 cm⁻²）、并联 SiC SBD。
来自 SiC 器件（Silicon Carbide Devices） · 已复习 0 次 / 答对 0 次Box 1SiC 短路耐量（SCWT）为什么比 IGBT 短得多？2026-04-19
SiC 的 SCWT 只有 3~10 μs（vs Si IGBT 的 10~15 μs）。两个原因：(1) SiC 芯片面积比同等 I_rated 的 IGBT 小 3~5×，热容少；(2) 短路峰值电流 I_SC ~8× I_rated（SiC 的 g_fs 更高，比 IGBT 的 ~5× 更大），短路功耗密度极高。结果：短路时结温上升速度比 IGBT 快 5×。工程后果：DESAT 保护的总响应时间（blanking + 检测 + 软关断）必须 < SCWT，即 < 2~5 μs，比 IGBT 的 2~3 μs 更紧，不能用旧 IGBT 驱动 IC。
来自 SiC 器件（Silicon Carbide Devices） · 已复习 0 次 / 答对 0 次Box 1测试 SiC 开关波形需要什么特殊硬件？2026-04-19
四项硬件要求：(1) 电压探头带宽 ≥ 500 MHz（1 kV/20 ns 上升边需 > 300 MHz）；(2) Rogowski 线圈或同轴分流器测电流（普通钳在 kA/μs di/dt 下误差大）；(3) 测试夹具寄生电感 < 5 nH（20 nH × 5 A/ns = 100 V 额外过冲）；(4) 差分探头或光纤隔离（高 dV/dt 下普通探头的地环路产生共模污染）。反面教材：用 100 MHz 探头测 SiC 关断 → 50 ns 上升时间被拉成 200 ns → dv/dt 低估 4× → E_off 低估 4× → 按此选散热 → 上电炸管。
来自 SiC 器件（Silicon Carbide Devices） · 已复习 0 次 / 答对 0 次Box 1核心IGBT 的核心矛盾是什么？2026-04-19
低 V_CE(sat) vs 快关断。想低 V_CE(sat) 必须注入空穴让漂移区变成等离子体（电导调制），但关断时这些空穴要时间消失（复合 τ_p ~1~5 μs）→ 拖尾电流 → 慢。想快关断就只能用电子（就是 MOSFET），但高压下 R_DS(on) 暴涨。IGBT 是用少数载流子存储换低压降的工程妥协，拖尾是必然代价。所有结构演进（PT/NPT/FS/Trench+FS）都是在这对矛盾里找不同的平衡点。
来自 IGBT 技术 · 已复习 0 次 / 答对 0 次Box 1电流拖尾占 E_off 多少？为什么 IGBT 频率上限 ~30 kHz？2026-04-19
拖尾段占 E_off 的 60~70%，是 IGBT 关断损耗的主要来源。主下降段（MOSFET 沟道关闭）只占 30~40%。物理：关断后漂移区残留大量空穴需要时间复合（τ_p ~1~5 μs），这段时间 V_CE 已升高而 I_C 还在流，V·I 重叠区域极大。工程后果：典型 IGBT E_off = 10 mJ @ 1200V/100A，设 P_off,max = 100W → f_sw,max = 10 kHz。这就是工业 IGBT 实际频率 2~20 kHz 的根本原因，再高损耗就吃不消。
来自 IGBT 技术 · 已复习 0 次 / 答对 0 次Box 1FS-IGBT 相比 PT 和 NPT 好在哪？2026-04-19
FS-IGBT（Field-Stop）同时具备三个优点：(1) 低 V_CE(sat)（薄漂移区 + 强电导调制）；(2) 可控拖尾（通过 FS 层掺杂调整）；(3) 正温度系数（便于并联均流）。对比：PT 有厚缓冲层，拖尾短但 V_CE(sat) 负温系数不利均流；NPT 无缓冲层，正温系数但拖尾长 V_CE(sat) 略高。FS 层的设计目标不是快速复合（像 PT），而是精确控制关断时电场分布让它在 FS 层停止扩展。现代主流：Infineon IGBT3/4/5/7、三菱 CSTBT、富士 FS-IGBT 全是 FS 结构。
来自 IGBT 技术 · 已复习 0 次 / 答对 0 次Box 1FWD 的 E_rr 占三相逆变器损耗多少？为什么是 SiC SBD 替换的动机？2026-04-19
FWD 反向恢复损耗 E_rr 占三相 IGBT 逆变器总损耗约 15%。分布：IGBT 导通 ~40%，IGBT 开关 ~35%，FWD 导通 ~10%，FWD E_rr ~15%。硬换流时对侧 IGBT 开通瞬间，FWD 的反向恢复电流流过 IGBT 产生额外损耗。SiC SBD 的 Q_rr ≈ 0，用 SiC SBD 替换 Si FRD 可直接省 10~15% 总损耗——不换 IGBT 就能大幅降损耗。Infineon CoolSiC Hybrid（Si IGBT + SiC SBD FWD）就是这个概念的典型产品。
来自 IGBT 技术 · 已复习 0 次 / 答对 0 次Box 1混合开关（Si IGBT + SiC MOSFET）如何分工？2026-04-19
开通瞬态：SiC MOSFET 先开通（Q_g 小，快），V_DS 快速下降产生 E_on 主体；然后 IGBT 栅极也开通，稳态后 IGBT 低 V_CE(sat) 承担 80% 电流，SiC 只分担 20%。关断瞬态：IGBT 栅极先关断但拖尾电流还在流，SiC 吸收 IGBT 的拖尾；SiC 最后关断（无拖尾，快）。效果：开通速度 ≈ SiC，关断速度 ≈ SiC（拖尾被吸收），稳态导通 ≈ IGBT（低 V_CE(sat)），芯片面积和成本 ≈ Si IGBT。甜蜜点：1200V/100A/20kHz，效率 98% 接近纯 SiC，成本 1.5~2× 远低于纯 SiC。
来自 IGBT 技术 · 已复习 0 次 / 答对 0 次Box 1核心硅限 R_DS(on)·A ∝ BV^2.5 是怎么推导出来的？2026-04-19
三步推导：(1) 击穿电压 BV ∝ 1/N_D —— 低掺杂才扛得住高压，因为耗尽区要延伸得更远；(2) 漂移区厚度 W_drift ∝ BV —— 几何上耗尽区需要足够空间容纳；(3) 漂移区电阻 R_drift ∝ W/(q·μ·N_D) ∝ BV × BV = BV² —— 再把迁移率 μ 随掺杂略微下降的二阶效应算进去，最终 R_DS(on)·A ∝ BV^2.5。这是所有高压 Si MOSFET 无法绕开的物理天花板——600V 比 100V 的 R_DS(on) 高 88 倍，1200V 高 500 倍，这就是为什么 1200V Si MOSFET 几乎不存在。
来自 半导体器件物理 · 已复习 0 次 / 答对 0 次Box 1超结（CoolMOS）如何打破硅限？2026-04-19
超结把漂移区做成交替的 P/N 柱。关断时 P 柱和 N 柱互相耗尽，耗尽方向从'纵向集中'变成'横向均匀'，电场均匀分布在整个漂移区。这允许 N 柱的掺杂浓度提高 5~10×。导通时 N 柱作为低阻通道，R_drift 降低 5~10×。结果：硅限从 R·A ∝ BV^2.5 打破到 ∝ BV^1.3。代价：工艺复杂（需要深外延 + 深注入或深沟槽回填）、关断时对电荷平衡敏感（P/N 掺杂偏差会恶化电场）、体二极管 Q_rr 较大（P 柱存储空穴）。典型产品：Infineon CoolMOS C7/CFD7。
来自 半导体器件物理 · 已复习 0 次 / 答对 0 次Box 1PN 结雪崩和齐纳击穿有什么区别？2026-04-19
机制完全不同：雪崩是载流子在强场下被加速碰撞电离产生新载流子倍增，发生在低掺杂（宽耗尽区）；齐纳是量子隧穿，电子直接穿过薄势垒，发生在高掺杂（窄耗尽区）。特点：雪崩 BV > 6V 为主，有正温度系数——温度升高晶格散射加强，载流子更难获得临界能量，BV 略升高，所以雪崩是自限流的（热点被压制）；齐纳 BV < 6V 为主，负温度系数。工程含义：功率器件的 BV_DSS 几乎都是雪崩击穿，这就是为什么 MOSFET 在雪崩状态下也能短时承受大能量（EAS），不会立即炸（虽然不推荐）。
来自 半导体器件物理 · 已复习 0 次 / 答对 0 次Box 1GaN HEMT 的 2DEG 沟道和 MOSFET 的反型层有什么本质区别？2026-04-19
MOSFET 的沟道是反型层——用栅极电场把 P 型衬底表面'反型'成 N 型（强依赖 V_GS），载流子来自掺杂的少数载流子，受掺杂散射限制，迁移率低。GaN HEMT 的沟道是 2DEG（二维电子气）——来自 AlGaN/GaN 异质结界面的压电和自发极化束缚的电子（不是掺杂来的），浓度 ~10^13 cm⁻²，没有掺杂散射，迁移率可达 2000 cm²/V·s（比 Si 的 1450 还高）。代价：V_GS,max 只有 ±7V（p-GaN 栅），极易击穿栅氧；V_DSS 上限 ~650V；动态 R_DS(on) 随开通历史变化。
来自 半导体器件物理 · 已复习 0 次 / 答对 0 次Box 1BSIM 模型为什么不适合功率 MOSFET？2026-04-19
BSIM 家族是为 CMOS IC 设计的，对亚微米沟道和小信号优化。对功率器件五个致命缺失：(1) 漂移区（JFET 区）电阻——严重低估 R_DS(on)；(2) 非线性 C_gs/C_gd(V_DS)——Miller 平台错误，开关波形完全失真；(3) 非线性 C_oss——硬开关损耗低估；(4) 体二极管 Q_rr——反向恢复完全没建模；(5) 温度相关参数——热仿真不可信。结果：用 Level 1 仿 LLC 谐振变换器，效率 97% 而实际 94%——按仿真选散热会炸管。必须用厂商行为模型（Infineon/Wolfspeed/Rohm/onsemi 都提供），这些模型从真实器件测量提取，精度远超通用模型。
来自 半导体器件物理 · 已复习 0 次 / 答对 0 次Box 1核心功率变换器分析的两个核心定律是什么？2026-04-19
伏秒平衡（电感）和安秒平衡（电容）。(1) 伏秒平衡：稳态下一个开关周期内电感电压的积分为零（∫V_L dt = 0）——否则电感电流会无限累积。推出 Buck 的 D = V_out/V_in、Boost 的 V_out/V_in = 1/(1−D)、Buck-Boost 的 V_out/V_in = −D/(1−D)。(2) 安秒平衡：稳态下电容电流的积分为零——否则电容电压无限累积。物理意义：电感电流是能量的'动量'，电容电压是能量的'位置'，稳态 = 能量状态不变 = 平均变化率为零。所有稳态分析都从这两个守恒定律开始。
来自 功率电子学（Power Electronics） · 已复习 0 次 / 答对 0 次Box 1LLC 谐振变换器为什么能在全载范围实现 ZVS？2026-04-19
LLC 的 ZVS 由谐振电流提供，而谐振电流主要由 V_in 和 L_r/C_r 决定，相对独立于负载电流。开关管关断后，谐振电流继续流动（感性）→ 反向充电对侧管的 C_oss → 对侧管 V_DS 降到零 → 此时开通对侧管 → ZVS 实现。整个过程自然发生，不需要辅助电路。对比移相全桥：ZVS 依赖换流电感的能量 ½·L_r·I²，轻载时 I 太小能量不足，ZVS 失效 → 开通时 ½·C_oss·V² 能量短路损失，轻载效率急剧下降。这就是 LLC 取代移相全桥成为中等功率主流的核心原因。
来自 功率电子学（Power Electronics） · 已复习 0 次 / 答对 0 次Box 1为什么 PCM 在 D > 50% 时会出现次谐波振荡？2026-04-19
在 PCM 模式下，某周期电感电流有个小扰动（起始电流略高），由于提前达到 I_ref 而提前关断 → 下一周期起始电流因此更低 → 需要更长时间才能到达 I_ref → 本周期 D 更大 → 下下周期起始电流更高。D < 50% 时扰动自然衰减，D > 50% 时扰动随周期放大 → 形成 f_sw/2 次谐波振荡。解决方法：斜率补偿，在峰值电流参考上叠加一个下降斜率 S_e ≥ 0.5 × S_n，其中 S_n = V_out/L 是电感电流下降斜率。100% 补偿（S_e = S_n）对任何 D 都稳定。现代 PCM 控制器都内置斜率补偿。
来自 功率电子学（Power Electronics） · 已复习 0 次 / 答对 0 次Box 1电压模式为什么要 Type III 补偿器而 PCM 只要 Type II？2026-04-19
电压模式 Buck 的功率级传递函数有一个 LC 双极点（−40 dB/dec 衰减，相位在 ω_0 处骤降 180°）。单靠 Type II（一零一极点，最大 +90° 相位提升）不够补偿 180° 相位损失，必须 Type III（两零两极点，最大 +180° 提升）。PCM Buck 的内环电流反馈把 LC 双极点变成单极点（−20 dB/dec，−90° 相位），Type II 的 90° 提升足够，补偿简单得多。这就是为什么 PCM 广泛使用——除了补偿简单，还自带逐周期限流。
来自 功率电子学（Power Electronics） · 已复习 0 次 / 答对 0 次Box 1DAB 双有源桥如何实现双向功率流？2026-04-19
DAB 由两个 H 桥通过隔离变压器连接，每个 H 桥独立产生交变电压。功率传输的方向和大小由两个 H 桥的移相角 φ 控制：V_1 相位领先 V_2 时功率从 V_1 → V_2，V_2 领先时反向。功率公式 P = (V_1·V_2·φ·(π−|φ|))/(n·ω·L_leak·π²)。优势：双向功率流、全部开关管在适当负载下 ZVS、自然电气隔离、高频下效率 92~97%。挑战：控制复杂（需精确相位检测和同步）、轻载 ZVS 失效。典型应用：EV 车载充电机 OBC（支持 V2G）、储能 PCS、DC 微电网。SiC 技术大大推动了 DAB 普及（高频能力让体积减小 50%+）。
来自 功率电子学（Power Electronics） · 已复习 0 次 / 答对 0 次Box 1核心功能安全和传统可靠性的根本区别是什么？2026-04-19
可靠性看'多久会失效'（MTBF），功能安全看'失效时会不会伤人'。反直觉的例子：系统 A 的 MTBF = 100 万小时（极其可靠），但某失效模式会输出错误刹车指令；系统 B 的 MTBF = 1 万小时（差 100×），但任何失效都安全停机。从可靠性看 A 完胜，从功能安全看 B 完胜——因为 A 失效会造成事故，B 不会。功能安全管理的是'失效 → 危害'的风险路径，不是失效频率本身。所以不能只看 MTBF，要分析失效模式和失效后果。
来自 功能安全（Functional Safety） · 已复习 0 次 / 答对 0 次Box 1为什么 44% 的危险失效源自需求阶段？2026-04-19
HSE（英国健康与安全执行局）的研究发现：44% 来自需求/规范阶段，15% 设计，15% 实施，6% 安装调试，20% 运行维护。这个数字指导了 ISO 26262 Part 3（Concept Phase）的存在——必须从概念阶段就介入，HARA 是起点。系统性失效（需求错误、软件 bug、架构缺陷）和随机硬件失效完全不同：系统性失效无法用冗余消除（两个拷贝的软件 bug 还是 bug），只能靠 V 模型、评审、形式化方法预防。现代安全关键系统开发中，规范 + 架构占 40~60% 工作量，不是代码——这就是为什么。
来自 功能安全（Functional Safety） · 已复习 0 次 / 答对 0 次Box 1核心ASIL 等级是怎么从 S×E×C 矩阵确定的？2026-04-19
ASIL（Automotive Safety Integrity Level）由严重度 × 暴露频率 × 可控性 三维查表得到（不是相乘）。S：S1 轻伤 / S2 重伤 / S3 致命。E：E1 极少 / E2 低 / E3 中 / E4 高。C：C1 通常可控 / C2 通常可控但困难 / C3 难控。例如 EPS 失效分析：高速公路 EPS 突然失效 → S=S3（可能致命）× E=E4（高速公路常用）× C=C3（瞬间失去转向难控）→ ASIL D。ASIL D 要求：双核锁步 MCU、SPFM ≥ 99%、LFM ≥ 90%、PMHF < 10 FIT、独立第三方评估、完整 V 模型开发。
来自 功能安全（Functional Safety） · 已复习 0 次 / 答对 0 次Box 1双核锁步 MCU 如何实现 SPFM ≥ 99%？2026-04-19
两个 MCU 核执行完全相同的代码，时序严格对齐，每个时钟周期输出都送到硬件比较器。任何一个核里发生故障（寄存器翻转、逻辑错误、ALU 错误、SEE 单粒子翻转）→ 两核输出不一致 → 比较器立即触发 Safety State（STO 或 reset）。几乎所有单点故障（SPF）都被这个机制检测 → SPFM 拉到 99%。唯一漏网：比较器本身失效（靠周期性自检捕获，算入 LF 覆盖）和两核同时发生相同故障（SEE 穿过两个核的物理距离，概率极低，计入未覆盖 1%）。典型产品：Infineon TC397（三核锁步 + Checker 核）用于 ASIL D EPS 控制器。
来自 功能安全（Functional Safety） · 已复习 0 次 / 答对 0 次Box 1ASIL 分解有哪些合法的组合？不合法的为什么？2026-04-19
ISO 26262 允许每次降一级：ASIL D = D + QM，或 C + A，或 B + B（最常见）；ASIL C = C + QM，或 B + A，或 A + A；类似。不合法的：D = A + C（两边等级不平衡，风险集中在 C 那一侧，A 几乎没贡献）。先决条件：两个子系统必须独立，无共因失效（DFA 分析通过）—— 不共享电源、时钟、软件库、通信总线。例：EPS 的 ASIL D 分解为主 MCU ASIL B + 独立监控 MCU ASIL B，两者不同电源、不同时钟、不同算法、PCB 分开 > 10 mm。比用单片 ASIL D MCU 便宜得多。
来自 功能安全（Functional Safety） · 已复习 0 次 / 答对 0 次Box 1核心热管理的四个子问题是什么？2026-04-19
(1) 稳态：T_j = T_a + P × ΣR_th（热路欧姆定律）；(2) 瞬态：Z_th(t) 曲线、Foster/Cauer 网络，处理脉冲功率；(3) 电-热耦合：T_j 升高 → 参数改变（R_DS(on) ↑、E_off ↑）→ P 改变 → T_j 改变，迭代求解；(4) 长期寿命：Coffin-Manson 幂律 N_f ∝ ΔT_j^(−n)，功率循环疲劳。每个子问题用不同工具，混用会出错：用稳态热阻估瞬态（严重低估散热能力），忘记电-热耦合（严重低估稳态功耗），只看 T_j 峰值不看 ΔT_j（模块 3 年后焊线疲劳失效）。
来自 热管理（Thermal Management） · 已复习 0 次 / 答对 0 次Box 1Foster 和 Cauer 热网络有什么区别？2026-04-19
Foster 网络是数据手册的标准形式，各 RC 节点没有物理对应——它只是一个数学拟合，描述整体 Z_th(t) 曲线。不能在中间节点截断（中间温度没有物理意义），不能替换某一层热阻来做替换设计。Cauer 网络的 RC 节点对应实际物理层（芯片 → 焊料 → DBC 铜 → 陶瓷 → 底部铜 → TIM → 散热器），可以在任意节点截断，各节点温度有物理意义。问题：数据手册只给 Foster，转 Cauer 需要数学变换且不是一一对应。实用建议：稳态/整体瞬态用 Foster，物理设计或某层替换用 Cauer，实时仿真让 PSIM 自动处理。
来自 热管理（Thermal Management） · 已复习 0 次 / 答对 0 次Box 1核心Coffin-Manson 寿命模型告诉我们什么？2026-04-19
功率循环寿命 N_f = A × ΔT_j^(−n) × exp(E_a/(k·T_j,mean))，其中 n ≈ 5~6（Coffin-Manson 指数）。关键变量是 ΔT_j（温度摆幅），不是 T_j,max！ΔT_j 减半 → 寿命 × 2^5 = 32 倍。ΔT_j × 1.5 → 寿命 / 7.6。每减少 10K 的 ΔT_j，寿命增加 1.5~2 倍。EV 逆变器加速工况 ΔT_j = 50K 对应 N_f = 100,000；若压到 30K → N_f = 1.3×10^6（13 倍寿命）；若涨到 70K → N_f = 18,500（1/5 寿命）。这就是为什么 EV'限功率加速'经常不是为了保护电池，是为了保护逆变器模块的寿命。
来自 热管理（Thermal Management） · 已复习 0 次 / 答对 0 次Box 1烧结银相比导热膏的革命性意义是什么？2026-04-19
烧结银（Sintered Ag）热导率 150~200 W/m·K，是普通导热膏（3~8 W/m·K）的 25~50 倍。相同厚度下 R_th,cs 降低两个数量级。工艺：银膏高温（~250°C）+ 高压（20 MPa）烧结，银颗粒固态扩散融合，形成无孔、无流动、长期稳定的银层。优势：极低 R_th、无液态相不会漏、长期热循环不退化（寿命比导热膏长 10+ 倍）、T_j,max 耐受 250°C+（适合 SiC 高温）。代价：不可重工（烧结后要拆下器件需专门工艺破坏烧结层）、工艺贵。应用：现代高端 SiC 模块（Infineon CoolSiC Easy、Rohm BSM）几乎都用烧结银做芯片到 DBC 的连接，几乎把 R_th,cs 从热路里消除。
来自 热管理（Thermal Management） · 已复习 0 次 / 答对 0 次Box 1LDO 的热陷阱是什么？为什么经常失败？2026-04-19
LDO 功耗 P = (V_in − V_out) × I_out，大压差大电流场合热量暴涨。典型陷阱：5V → 3.3V @ 500mA → P = 0.85W；用 SOT-23 封装 R_th,ja = 250 K/W → T_j = 25 + 212.5 = 237.5°C → 远超 150°C 绝对极限 → 瞬间烧毁。解决方案：(1) 换大封装 SOT-89 R_th,ja ≈ 100 K/W → T_j = 110°C ✓；(2) 换 DC/DC 降压变换器 90% 效率 → 损耗 0.09W → T_j = 47.5°C ✓✓；(3) 两颗 LDO 并联分担电流。工程原则：压差 × 电流 > 0.5W 就应考虑 DC/DC，这是 LDO 的经济界线。
来自 热管理（Thermal Management） · 已复习 0 次 / 答对 0 次Box 1核心汽车电子的三大硬约束是什么？2026-04-19
(1) 15 年寿命 + 极端环境（−40 ~ +150°C 机舱 / −40 ~ +85°C 客舱）+ 振动 + 湿气，对应 AEC-Q 认证体系；(2) ASIL D 功能安全（ISO 26262），失效不能伤人；(3) 百颗 ECU 系统集成（E/E 架构演进）。这三个约束叠加起来让汽车电子比消费电子贵 3~10 倍。工业级器件（寿命 5 年，−25 ~ +85°C，无功能安全要求）绝对不能代替汽车级——温度循环 1000 次 −65 ~ +150°C 的应力工业级没做过，直接用在车上会在 2~3 年累积应力致断，正好超出质保期一点，用户无法追溯。
来自 汽车电子（Automotive Electronics） · 已复习 0 次 / 答对 0 次Box 1特斯拉 Model 3 的区域架构如何实现 15× 线束减少？2026-04-19
传统分布式：100+ ECU 直连，线束 ~1500m / 45 kg。Model 3 区域架构：3 个区域节点（前左/前右/后）+ 中央计算机，每个区域节点负责附近传感器/执行器的电力和通信，线束 ~100m / 8 kg。节省约 37 kg 重量（每 100 kg → 续航 −5 km，直接提升续航约 2%）。真正的驱动力不是减重，是软件复杂度管理——现代汽车软件规模 100~500 MLOC，无法靠几十个独立 ECU 管理，必须集中算力。OTA 升级也从'每个 ECU 单独刷'变成'整车统一推送'。这是所有 OEM 都在推动架构演进的根本原因。
来自 汽车电子（Automotive Electronics） · 已复习 0 次 / 答对 0 次Box 1CAN 差分信号为什么抗 EMI？2026-04-19
CAN 用差分信号 CANH/CANL 传输，正常时 CAN_H = 3.5V、CAN_L = 1.5V，差分电压 = CAN_H − CAN_L = 2V（显性）。受到外部噪声干扰时（比如附近电机辐射 +2V），CAN_H 和 CAN_L 同时被抬高，但差分接收器只看 CAN_H − CAN_L = 2V 不变——共模噪声完全被差分抵消。这是物理层的天然保护，比软件 CRC 更彻底。CAN FD 保持仲裁段速率不变（1 Mbps）只提升数据段速率（到 8 Mbps）的设计也是为了信号完整性：仲裁阶段需要所有节点同步检测总线状态，速率太高会有信号完整性问题。
来自 汽车电子（Automotive Electronics） · 已复习 0 次 / 答对 0 次Box 1SBC 的 Q&A 看门狗如何检测 MCU 软件功能失效？2026-04-19
普通看门狗（Window 模式）只检测 MCU '还在跑'——如果 MCU 陷入一个只会喂狗的死循环，看门狗会乖乖相信一切正常。Q&A 看门狗解决这个问题：SBC 通过 SPI 发送一个随机问题（例如 Q = 0x3A，由内部 LFSR 生成），MCU 必须用约定的算法计算答案（如 CRC16 + 移位），SPI 发回 SBC 比较。MCU 要'作弊'必须真正运行正确的计算路径，不能只是'在跑'。如果主循环跑飞只有 ISR 在喂狗，它无法计算出正确答案 → SBC 拉低 RESET → 强制复位。这是 ASIL D ECU 的外部独立监控核心机制，配合 MCU 内部双核锁步形成双重保护。
来自 汽车电子（Automotive Electronics） · 已复习 0 次 / 答对 0 次Box 1EV 主驱为什么必须用 Resolver？2026-04-19
三种选项对比：霍尔传感器分辨率低（6 步），只适合方波控制 BLDC，精度不够做矢量控制；光学增量编码器精度高但光学部件怕油污灰尘振动、温度 −40 ~ +105°C 不够、寿命不足；Resolver（旋转变压器）用两个正交绕组接收转子上励磁绕组的信号，输出 sin(θ) 和 cos(θ)，用 arctan 计算 θ。Resolver 优势：全金属结构无半导体无磁铁抗振动极佳、工作温度 −55 ~ +200°C（电机温度可达 180°C+）、抗 EMI（变压器原理）、寿命 20+ 年无磨损、可冗余设计实现 ASIL D 兼容。EV 主驱的标配：Resolver + RDC（Resolver-to-Digital Converter），精度 14~16 bit。
来自 汽车电子（Automotive Electronics） · 已复习 0 次 / 答对 0 次Box 1核心开关电源的三大 EMI 源是什么？2026-04-19
(1) SW 节点 dV/dt → 辐射 EMI：开关节点每秒跳变 10^4~10^6 次，每次 dV/dt = 10~50 kV/μs，是一个高频天线，辐射功率 ∝ (天线面积)² × (频率)²。减小辐射的唯一办法是让 SW 节点铜面积最小化（不在 SW 节点铺铜）。(2) 主回路 di/dt → 磁场辐射：开关切换时电流突然改变路径，在差集回路里产生巨大 di/dt，功率 ∝ (环路面积)² × (di/dt)²。减小方法：C_in 紧贴 MOSFET 漏极，形成最小换流回路。(3) 共模电流 → 传导 EMI：高 dV/dt 节点通过 MOSFET 到散热器的寄生电容 C_p 耦合到外壳，再通过地线流回电网。抑制：Y 电容提供共模回路、共模扼流圈、绝缘散热器。
来自 EMC 与绝缘配合 · 已复习 0 次 / 答对 0 次Box 1IEC 60664 的爬电距离和电气间隙有什么区别？2026-04-19
电气间隙（Clearance）是沿空气的最短距离，防止空气击穿，主要由工作电压峰值和过电压类别（OVC）决定。即使有绝缘材料阻隔，只要空气路径存在就要满足电气间隙。爬电距离（Creepage Distance）是沿绝缘材料表面的最短距离，防止沿面放电或漏电，由工作电压、污染等级（PD）、材料的 CTI（比较漏电起痕指数）决定。PCB 开槽（milling slot）是增加爬电距离的常用手段——不增加直线距离但强迫爬电路径绕远。两者独立约束必须同时满足。FR4 的 CTI 只有 175~250（Material Group IIIa），在高压应用里常常需要开槽或换高 CTI 材料。
来自 EMC 与绝缘配合 · 已复习 0 次 / 答对 0 次Box 1为什么'分割地平面 + 单点连接'是错误做法？2026-04-19
早期思路是把数字地和模拟地完全分开只在一点连接，希望隔离两种电流。问题：高频时单点连接的电感巨大，回流被迫绕远形成大环路，辐射严重；跨越地分割的信号会辐射。现代推荐：单一地平面 + 布局隔离——整块地平面不分割（保证回流总是最短路径），靠布局让数字器件和模拟器件物理分开，数字开关电流的回流路径天然不穿过模拟区域。用电源分割（而不是地分割）隔离模拟和数字电源。ADC 的 AGND 和 DGND 都接到统一地平面。这比分割 + 单点连接可靠得多，是现代混合信号 PCB 的主流做法。
来自 EMC 与绝缘配合 · 已复习 0 次 / 答对 0 次Box 1高频信号的回流路径是怎么确定的？2026-04-19
高频信号的返回电流不走最短路径而是走阻抗最低路径——即紧贴在信号线正下方的参考平面。信号和回流形成一个'三明治'结构，环路面积最小，辐射最小。如果信号线跨越了地平面的任何分割（slot、via 隔离区、电源平面和地平面之间的间隙），回流被迫绕远 → 形成大环路 → 辐射暴增。这就是为什么'跨越地平面分割'是高速 PCB 布局的头号罪行。判断方法：找一根高速信号线沿着它走，看它下方的参考平面是否连续，任何一处被切断就是 EMI 灾难源。修复：重新布线绕开分割、加跳线（crossover bridge）、加缝合电容（bridge capacitor）让回流通过电容跨越。
来自 EMC 与绝缘配合 · 已复习 0 次 / 答对 0 次Box 1Y 电容为什么必须用安规认证的？2026-04-19
Y 电容连接在 L/N 到 PE（大地）之间，给共模电流提供回路。失效模式风险：如果短路失效，地线会带电（L 或 N 直接接到 PE）→ 用户触电。所以 Class Y 电容必须专门设计：失效行为要求必须开路，不能短路——通过 UL/IEC 60384-14 认证。普通 MLCC（X7R、NPO 等）的失效模式可能是短路，绝对不能代替 Y 电容用在这个位置。Y 电容的容量还受限：IEC 60950/62368 规定消费设备的最大对地泄漏电流 < 3.5 mA，所以 Y 电容通常 < 4.7 nF。X 电容（连在 L-N 之间）失效短路只会烧熔丝不会电击，可以相对自由选型。
来自 EMC 与绝缘配合 · 已复习 0 次 / 答对 0 次Box 1核心TVS 选型的核心铁律是什么？为什么大多数人会错？2026-04-19
核心铁律：V_c ≤ V_max,device（钳位后的电压必须小于被保护器件的绝对最大耐压），而不是 V_RWM ≥ V_cc（工作电压）。V_c 通常比 V_BR 高 30~70%，因为 I_PP × R_dyn 的压降不容忽视（R_dyn ~0.1~1 Ω，I_PP 可达几十 A）。最常见的选型错误：只看 V_RWM，忽略 V_c。例如保护 MCU GPIO（5.5V 耐压），选 V_RWM = 5V 的 TVS → V_BR = 5.5V、V_c = 9.5V @ I_PP = 10A → GPIO 承受 9.5V > 5.5V → 损坏。正确顺序：先看被保护器件 V_max → 找 V_c ≤ V_max 的 TVS → 再验证 V_RWM ≥ 工作电压 → 检查能量 P_PP → 检查 C_j（信号线必查）。
来自 保护器件（TVS / ESD / 过压保护） · 已复习 0 次 / 答对 0 次Box 1ESD 的三种模型有什么区别？为什么 CDM 最致命？2026-04-19
HBM（人体模型，100 pF + 1.5 kΩ，±1~8 kV，~10 ns 上升时间）模拟人体触摸 IC；MM（机器模型，200 pF + 0 Ω，±100~400V，~5 ns）模拟自动化生产设备接触；CDM（带电器件模型，器件自身电容，±500~2000V，~200 ps 上升时间）模拟器件在传输中带电后触地。CDM 最致命原因：(1) 上升时间最短（~200 ps），di/dt 最大，峰值电流最高；(2) 路径最短，干扰集中在局部，IC 内部 ESD 保护网络来不及响应；(3) 不可避免——器件在运输、生产、装配过程中一定会带电。现代 IC 要求：HBM ≥ ±2 kV（工业标准）、CDM ≥ ±500V（越来越严）。
来自 保护器件（TVS / ESD / 过压保护） · 已复习 0 次 / 答对 0 次Box 1汽车 Load Dump 为什么需要专用 TVS？2026-04-19
Load Dump（ISO 7637 Pulse 5b）是发动机高速运转时电池突然断开（连接器脱落等），发电机的感性电动势倾泻在 12V 系统上，峰值 87V，持续 400 ms，总能量 ~2 J。一颗标准 600W SMBJ TVS 能量承受能力 600W × 0.4ms = 0.24 J，够处理 Pulse 2a（+75V, 0.1ms）但远不够 Pulse 5b。解决方案：(1) 专用 Load Dump TVS（SMDJ 3000W、15KP 15000W 等）——更大芯片面积、更好散热；(2) 电源入口加中央限幅模块（TI LM74700-Q1、Bosch CV23 等），把 87V 限制到 36V 以内，ECU 内部的小 TVS 就够用；(3) 智能集成保护 IC。
来自 保护器件（TVS / ESD / 过压保护） · 已复习 0 次 / 答对 0 次Box 1TVS、MOV、GDT 在保护三角形中各占什么位置？2026-04-19
三维权衡：响应速度 × 能量处理 × 低漏电流——任何单一器件只能同时满足两个。TVS：速度快（< 1 ps）+ 漏电低（μA）但能量处理中等（0.1~10 J），适合保护敏感半导体。MOV：能量大（100~1000 J）+ 速度中（ns 级）但漏电中等且有寿命（多次放电会退化），适合电网浪涌、电机关断。GDT：能量极大（> 10 kJ）+ 漏电低（pA）但速度慢（μs 级），适合通信线雷击保护。高等级保护必须级联：GDT（一级，10 kA 级雷击）→ MOV（二级，100 J 中能量）→ TVS（三级，ESD 和剩余高频）→ IC 内部 ESD（最后防线），每一级都有隔离阻抗让前级优先导通。
来自 保护器件（TVS / ESD / 过压保护） · 已复习 0 次 / 答对 0 次Box 1MOV 为什么必须配合热熔断器？2026-04-19
MOV 的失效模式问题：每次通过大电流后性能会退化（钳位电压下降），通过次数多了会短路失效，导致电源断路器跳闸。更严重的是：如果 AC 线上 MOV 短路且没有断路，会持续短路到电网电压，形成大电流 → 过热 → 起火。必须串联热熔断器（Thermal Fuse）：正常时热熔断器不动作，MOV 短路时大电流加热熔断器，熔断后切断 MOV 电路防止起火。现代 MOV 模块（如带故障指示的 SPD Surge Protection Device）内置热熔断器 + 故障指示灯，方便用户发现 MOV 失效及时更换。高可靠应用必须定期更换 MOV 或使用带监测的 SPD 模块。
来自 保护器件（TVS / ESD / 过压保护） · 已复习 0 次 / 答对 0 次Box 1核心虚短和虚地是怎么来的？2026-04-19
由理想运放假设（开环增益 A_ol → ∞、输入阻抗 → ∞、输出阻抗 → 0）加上负反馈推出。虚短：若 V+ ≠ V−，差分电压会被无穷大 A_ol 放大 → 输出饱和 → 反馈改变 V− → 直到 V+ ≈ V−。负反馈永远把两个输入端拽到一起。虚地：反相放大器的特例——同相端接地，则 V− = V+ = 0。反相端看起来接地但没有真正的地路径，只是被反馈钳位到 0V。工程价值：承认虚短 + 虚地后，可以用 KVL/KCL 直接求电路的所有节点电压，不需要运放内部结构。这比记公式根本得多——掌握这两个原则可以推导任意反馈拓扑的闭环增益。
来自 运算放大器与模拟设计 · 已复习 0 次 / 答对 0 次Box 1GBW 和 SR 如何同时限制运放实际性能？2026-04-19
GBW（增益带宽积）是硬约束：实际带宽 = GBW / 闭环增益。GBW = 10 MHz 的运放，闭环增益 100 → 带宽只有 100 kHz（高增益严重限带宽）。SR（压摆率）限制大信号：输出正弦 V = A·sin(2πft) 最大 dV/dt = 2π·f·A。当 2π·f·A > SR，输出无法跟上波形从正弦变三角（SR 失真）。全功率带宽 FPBW = SR/(2π·A_peak)。典型选型：需要放大增益 50、带宽 50 kHz、输出摆幅 5V → GBW ≥ 50 × 50k × 2 = 5 MHz，SR ≥ 2π × 50k × 5 × 2 = 3.1 V/μs。两者都要满足。GBW 限制小信号带宽，SR 限制大信号带宽。
来自 运算放大器与模拟设计 · 已复习 0 次 / 答对 0 次Box 1为什么 Miller 补偿让运放变慢但稳定？2026-04-19
通用运放内部在第二级跨接 Miller 电容 C_c。Miller 倍增效应让第一级输出节点看到的等效电容 = C_c × A_v2，把主极点频率从 kHz 降到几十 Hz。次级极点不变。结果：在两极点相遇之前增益已经掉到 0 dB → 相位裕度 PM > 60°，天然稳定。代价：GBW 降低（从几十 MHz 降到几 MHz），大信号 SR 受限（C_c 需要被充放电）。这是'用带宽换稳定'的标准做法。比较器不加 Miller 补偿（开环工作不需稳定），所以比较器比通用运放快 10~100 倍——但反过来，比较器不能用在负反馈配置，阈值附近会振荡。
来自 运算放大器与模拟设计 · 已复习 0 次 / 答对 0 次Box 1为什么 Bessel 滤波器对时域波形保真？2026-04-19
Bessel 滤波器的特点是线性相位——所有频率分量被延迟相同的时间（恒定群延迟），时域波形形状不变只是整体延后。方波由无穷多正弦分量组成，Butterworth 等滤波器对不同频率延迟不同 → 各分量在时间上错开 → 方波上升沿出现过冲和振铃；Bessel 对所有频率延迟相同 → 方波只是圆滑了一点，没有过冲。选 Bessel 的典型场景：采集方波或脉冲信号、数字通信接收端（保持眼图清晰）、音频瞬态保真。代价：过渡带比 Butterworth 缓慢，陡截止要求下不如 Chebyshev。选择标准：更在乎频域（Butterworth/Chebyshev）还是时域（Bessel）。
来自 运算放大器与模拟设计 · 已复习 0 次 / 答对 0 次Box 1WCA 和 RSS 误差预算有什么区别？什么时候用哪个？2026-04-19
WCA（最差情况分析）：所有误差源同向最大叠加，最悲观 100% 覆盖。公式：总误差 = |ε_1| + |ε_2| + ... + |ε_N|。RSS（方根和）：误差平方和开方，统计均方根。公式：总误差 = √(ε_1² + ε_2² + ... + ε_N²)。如果 N 个独立同分布误差源，RSS ≈ WCA/√N。例：12 位 ADC 前置放大器，V_os = 0.5 mV，温漂 = 0.25 mV，I_b·R = 0.5 mV，LSB = 1.22 mV。WCA = 1.25 mV > 1.22 mV（不过）；RSS = √(0.25+0.0625+0.25) ≈ 0.75 mV（过）。选择：安全关键系统用 WCA（不允许任何失效）；大批量消费品用 RSS（接近统计均方根，良率可接受）；需要良率数字用 Monte Carlo。
来自 运算放大器与模拟设计 · 已复习 0 次 / 答对 0 次Box 1核心ADC 的三难困境是什么？四大架构如何分配？2026-04-19
速度 × 精度 × 功耗——任何架构都必须牺牲其中一个。SAR（逐次逼近）：中速（0.1~5 MSPS）、中高精度（12~18 bit）、低功耗，适合传感器和多通道低速高精度。Σ-Δ（Sigma-Delta）：慢（< 1 MSPS）、极高精度（16~24 bit，靠过采样 + 噪声整形绕开电容匹配限制）、中功耗，适合音频、称重、精密仪器。Pipeline（流水线）：高速（10~500 MSPS）、中精度（10~16 bit）、高功耗，适合通信、雷达。Flash（全并行）：极快（> 1 GSPS）、低精度（6~8 bit，需要 2^n 个比较器）、极高功耗，只用于超高速雷达和 RF。没有全面最优的 ADC。
来自 ADC 与混合信号设计 · 已复习 0 次 / 答对 0 次Box 1核心ENOB 为什么是 ADC 的'真相'？2026-04-19
标称位数是广告，ENOB 是实际。公式：ENOB = (SINAD − 1.76) / 6.02。SINAD 综合了 SNR（量化噪声 + 本底噪声）和 THD（谐波失真），反映 ADC 对正弦波输入的真实响应。例：某 16 位 SAR ADC 实测 SNR = 88 dB、THD = −95 dB → SINAD = 87.4 dB → ENOB = 14.2 bit。实际只能做到 14.2 位精度，剩下 1.8 位被噪声和失真吃掉。对设计者：永远用 ENOB，不要用标称位数。标称 16 位但 ENOB = 14 位的 ADC，系统精度只到 14 位。静态指标（DNL/INL）反映 DC 非线性，动态指标（ENOB/SFDR）反映 AC 处理能力，两者不可互相替代。
来自 ADC 与混合信号设计 · 已复习 0 次 / 答对 0 次Box 1SAR ADC 前端驱动的关键约束是什么？2026-04-19
充电时间约束：采样电容 C_sample 必须在 t_ACQ 内充电到 N 位精度。公式：t_ACQ ≥ (N+1) × ln(2) × τ ≈ (N+1) × 0.693 × τ，其中 τ = (R_drive + R_series + R_on,sw) × C_sample。对 16 位精度：t_ACQ ≥ 12 × τ。示例：16 位 1 MSPS SAR，C_sample = 30 pF，采样周期 1 μs，t_ACQ = 600 ns（60%）→ τ_max = 50 ns → (R_drive + R_series + R_on,sw) × 30 pF ≤ 50 ns → R_total ≤ 1667 Ω。扣除 R_on,sw ≈ 50 Ω 后，R_drive + R_series ≤ 1617 Ω。常见错误：R_series 选太大（如 10 kΩ）→ τ = 300 ns → 采样不完整 → ENOB 严重下降。
来自 ADC 与混合信号设计 · 已复习 0 次 / 答对 0 次Box 1V_REF 噪声为什么是 ADC 的隐形杀手？2026-04-19
V_REF 上的任何噪声都被 1:1 地反映到输出码上——10 μV 的 V_REF 抖动 = ADC 输出 10 μV 的误差。16 位 ADC V_REF = 5V，LSB = 76 μV，目标 V_REF 噪声 < 0.1 LSB = 7.6 μV RMS。18 位更苛刻：LSB = 19 μV，目标 < 1.9 μV。更严重的是 V_REF 温漂：5 ppm/°C × 50°C × 5V = 1.25 mV = 16 LSB（对 16 位而言）→ 温漂直接吃掉 4 位精度！解决方案：选超低漂基准（LTC6655 1 ppm/°C 或 REF5050 3 ppm/°C）、多档去耦（10 μF + 100 nF + 10 nF）、就近布局（V_REF 走线 < 20 mm）。ADC 的噪声瓶颈经常是 V_REF，不是 ADC 本身。
来自 ADC 与混合信号设计 · 已复习 0 次 / 答对 0 次Box 1混合信号 PCB 应该分割地平面吗？2026-04-19
不应该。现代推荐做法：单一地平面 + 布局隔离 + 电源分割。早期做法（分割地平面 + 单点连接）在高频时单点连接电感巨大，回流被迫绕远形成大环路，反而更糟，而且跨越地分割的信号辐射严重。正确做法：(1) 整块地平面不分割——保证回流总是最短路径；(2) 布局隔离——数字器件和模拟器件物理分开，让数字开关电流的回流路径天然不穿过模拟区域；(3) 电源分割——模拟和数字电源分别供电（AVDD 独立 LDO）；(4) ADC 的 AGND 和 DGND 都接到统一地平面。这比'分割 + 单点连接'可靠得多。
来自 ADC 与混合信号设计 · 已复习 0 次 / 答对 0 次Box 1核心现代 LDO 和老式 LDO 的核心差异是什么？2026-04-19
老式 PMOS LDO 需要输出电容 ESR 提供相位补偿零点（f_zero = 1/(2π·ESR·C_out)），典型稳定 ESR 范围 0.2~2 Ω。陶瓷电容 ESR 太低（< 10 mΩ）会让零点超过交越频率 → 相位不够 → 振荡。早期数据手册会画出'稳定 ESR 范围'图。现代 LDO（如 LT3080、ADM7xxx、TLV7xx）用不同的内部补偿（Miller 补偿产生主极点），不再依赖外部 ESR，可直接用陶瓷电容。数据手册会标注 'stable with ceramic output capacitors' 或 'no minimum ESR required'。工程建议：新设计一定用无 ESR 约束的现代 LDO。
来自 电源设计（Power Supply & LDO/Charge Pump） · 已复习 0 次 / 答对 0 次Box 1Type II 和 Type III 补偿器分别用在哪里？2026-04-19
Type II：一极一零点，最大 +90° 相位提升。用于 PCM Buck（峰值电流模式），因为内环电流反馈把 LC 双极点变成单极点（−20 dB/dec，−90° 相位），只需 +90° 提升足够。Type III：两极两零点，最大 +180° 相位提升。用于电压模式 Buck（功率级有 LC 双极点，相位在 ω_0 处骤降 180°，Type II 的 90° 不够）。选择原则：先选控制模式（PCM 还是电压模式），再选补偿器类型（PCM → Type II；电压模式 → Type III）。目标：交越频率 f_c ≈ f_sw/5~f_sw/10，相位裕度 PM ≥ 45°（推荐 60°），增益裕度 GM ≥ 6 dB。现代设计工具（TI Webench、ADI LTPowerCAD、SIMPLIS）自动生成补偿网络，手工设计已过时。
来自 电源设计（Power Supply & LDO/Charge Pump） · 已复习 0 次 / 答对 0 次Box 1PCM 的斜率补偿为什么在 D > 50% 时必须？2026-04-19
次谐波振荡：某周期起始电流有个小扰动（略高），由于提前达到 I_ref 而提前关断 → 下一周期起始电流更低 → 需要更长时间才能到达 I_ref → 本周期 D 更大 → 下下周期起始更高 → 扰动被放大。D < 50% 时扰动自然衰减；D > 50% 时扰动随周期放大 → 形成 f_sw/2 次谐波振荡 → 输出纹波剧增。解决：在 I_ref 上叠加下降斜率 S_e ≥ 0.5 × S_n（S_n = V_out/L 是电感电流下降斜率）。100% 补偿（S_e = S_n）对任何 D 都稳定。示例：Buck V_out = 5V、L = 10 μH → S_n = 0.5 A/μs → S_e ≥ 0.25 A/μs（推荐 0.5 A/μs）。现代 PCM 控制器都内置斜率补偿，选对芯片即可。
来自 电源设计（Power Supply & LDO/Charge Pump） · 已复习 0 次 / 答对 0 次Box 1电荷泵的输出阻抗怎么来的？为什么只能做小电流？2026-04-19
电荷泵的等效输出阻抗 R_out ≈ (R_on,1 + R_on,2 + ESR) × N + 1/(f_sw × C_fly)。第一项是开关导通损耗累积（N 个开关串联），第二项是由有限充电时间造成的'电荷传递不足'损耗（每个周期 C_fly 只能传递有限电荷）。实际输出：V_out = V_out,ideal − I_load × R_out。大电流时 I_load × R_out 的压降让输出电压严重跌落 → 效率急剧下降。典型电荷泵输出电流上限 100~200 mA，很少超过。甜蜜点：小功率（几十 mA）低噪声场景——从 +3.3V 产生 −3.3V 给运放、LCD 偏置电源、Bootstrap 驱动等。大电流必须换开关电源（有电感存储能量而不是电容）。
来自 电源设计（Power Supply & LDO/Charge Pump） · 已复习 0 次 / 答对 0 次Box 1瞬态响应为什么 ∝ 1/f_c？2026-04-19
负载突然阶跃（如 0→1A）引起的输出电压瞬时下冲 ≈ I_step / (2π × f_c × C_out)，恢复时间 ≈ 1/(2π × f_c)。交越频率 f_c 越高，瞬态响应越快。这就是为什么电源设计追求高带宽——不只是精度，更是响应速度。现代 COT（Constant On-Time）控制把瞬态响应做到几个开关周期就恢复，因为 COT 直接由输出电压反馈决定 off-time，反馈路径极短。笔记本电脑 CPU 电源几乎都用 COT，因为 CPU 负载阶跃变化快（从几 A 跳到几十 A 在 ns 级）。TI TPS5xxx 系列、ADI LTC3854 等是 COT 代表产品。
来自 电源设计（Power Supply & LDO/Charge Pump） · 已复习 0 次 / 答对 0 次Box 1SIMPLIS 为什么比 SPICE 快 10~50 倍？2026-04-19
SIMPLIS 用分段线性（Piecewise-Linear）方法，把电路看作分段线性系统：每个开关器件被建模为两个线性状态（ON 和 OFF），电容电感是真实的动态元件，在每个拓扑状态下电路是线性的。SIMPLIS 在每个线性段内解析求解，不需要数值积分。关键优势：直接求解周期稳态（POP，Periodic Operating Point）——跳过所有暂态过程，直接给出稳态波形。SPICE 需要仿真几十个开关周期等待稳态；SIMPLIS 直接算。LLC 谐振变换器的 Q 值高，SPICE 可能需要 30 分钟才出稳态，SIMPLIS 几分钟。另外 SIMPLIS 支持自动 AC 分析：注入小信号扰动 + 测量响应 → 直接输出 Bode 图，是开关电源环路分析的事实标准。代价：看不到详细的振铃和 dv/dt 细节。
来自 电路仿真工具（Circuit Simulation） · 已复习 0 次 / 答对 0 次Box 1核心PSIM 的理想开关和 C Block 的价值是什么？2026-04-19
理想开关模型：ON 时 V_DS = 0，OFF 时 I = 0，切换瞬时完成。显然不符物理但对系统级分析已够——你不关心具体 dv/dt，你关心占空比、效率、控制器行为。结果：PSIM 比 SPICE 快 10~100 倍，收敛性也好得多。C Block：直接用 C 语言写控制器代码，编译后嵌入 PSIM 仿真。这段代码同时在仿真里运行（验证算法）和直接编译到嵌入式目标（MCU/DSP）——仿真代码 = 量产代码，避免'仿真看起来对但板子跑不动'的痛苦。这是 PSIM 最大的价值。典型应用：EV 主驱 FOC 控制器的前期验证，PSIM 做功率部分 + C Block 做控制算法，开发效率远高于 SPICE。实务：PSIM 做系统设计，LTspice 做器件级细节，两者互补。
来自 电路仿真工具（Circuit Simulation） · 已复习 0 次 / 答对 0 次Box 1核心为什么功率 MOSFET 必须用厂商行为模型？2026-04-19
BSIM 家族是为 CMOS IC 设计的，对亚微米沟道和小信号优化，对功率器件五个致命缺失：(1) 漂移区（JFET 区）电阻缺失——严重低估 R_DS(on)；(2) 非线性 C_gs/C_gd(V_DS) 简化——Miller 平台错误、开关波形失真；(3) C_oss 非线性简化——硬开关损耗低估；(4) 体二极管 Q_rr 缺失——反向恢复完全没建模；(5) 温度相关性简化——热仿真不可信。典型后果：用 Level 1 仿 LLC，效率显示 97% 而实际 94%——按 97% 设计的散热片严重不够。厂商行为模型（Infineon、Wolfspeed、Rohm、ST、onsemi）从真实器件的 I-V / C-V / S 参数测量提取，包含所有关键物理。使用方法：去厂商官网下载 .lib 文件，LTspice 中 .inc 引入，原理图用 X 前缀实例化子电路。
来自 电路仿真工具（Circuit Simulation） · 已复习 0 次 / 答对 0 次Box 1LTspice 的 .step + .meas 组合能做什么？2026-04-19
.step 参数扫描 + .meas 自动测量是 LTspice 的自动化利器。例子：扫描 Buck 的栅极电阻 R_G = 5/10/22/47 Ω，对比效率。.step param Rg list 5 10 22 47 指示 LTspice 运行 4 次仿真，每次用不同的 Rg 值。.meas TRAN Pin AVG -V(vin)*I(Vin) FROM 90u TO 100u、.meas TRAN Pout AVG V(vout)*I(Rload) FROM 90u TO 100u、.meas TRAN Eff param (100*Pout/Pin) 在每次仿真完自动计算效率。一次运行得到 4 条效率曲线，可视化对比选择最佳 R_G。结合 PyLTspice（Python 接口）可以做更复杂的自动化：批量修改网表、运行 Monte Carlo、Python 读 .raw 文件后处理。非常适合参数优化和良率分析。
来自 电路仿真工具（Circuit Simulation） · 已复习 0 次 / 答对 0 次Box 1SPICE 不收敛时怎么调试？2026-04-19
常见错误：'timestep too small'、'iteration limit reached'、'singular matrix'。调试手段：(1) 放宽收敛参数 .options RELTOL=0.01（默认 0.001）、ABSTOL=1u、VNTOL=0.1m，放宽 10× 可解决大部分收敛问题，代价精度略降；(2) 加阻尼——在高 Q 回路加小电阻（1 mΩ ~ 1 Ω）模拟实际寄生；(3) 改变积分方法 .options METHOD=GEAR（默认 TRAP），Gear 法对高 Q 回路更稳定但有数值阻尼；(4) 设置初始条件 .ic V(node)=5 避开启动困难；(5) 用'软启动'源 V_in in 0 PULSE(0 12 0 1u) 代替阶跃源，让电压在 1 μs 内从 0 升到 12V。大部分收敛问题是阶跃启动或高 Q 振荡，软启动 + 放宽 RELTOL 通常够用。
来自 电路仿真工具（Circuit Simulation） · 已复习 0 次 / 答对 0 次Box 1核心FPGA 不是 CPU，差异在哪？2026-04-19
CPU 是固定硬件（ALU、寄存器）执行指令序列，顺序处理，软件决定行为，适合复杂算法和通用任务。FPGA 是可编程硬件阵列（LUT、FF、DSP、BRAM），直接实现电路，天然并行，硬件决定行为，适合并行、实时、低延迟。一个 FPGA 可以同时做 1000 件事（1000 个 PWM 通道、1000 个 FIR 滤波器），CPU 只能顺序做 1000 件事，速度差距可能是 1000 倍。但代价是：FPGA 资源有限（LUT 和 FF 数量固定），每件事都要显式写（没有'for 循环跑一千次'除非展开成 1000 个实例），时序约束严格。甜蜜点：并行、实时、低延迟应用——通信、DSP、电机控制、ADAS 前端。
来自 FPGA 与数字设计 · 已复习 0 次 / 答对 0 次Box 1LUT 是怎么实现任意布尔函数的？2026-04-19
LUT（查找表）本质上是一个 SRAM。4 输入 LUT = 一个 16 位的 SRAM（2^4 = 16 种输入组合），每种输入组合作为地址选中 SRAM 的一个位，输出 = 该位的值。由于 SRAM 的每一位独立可编程（存 0 或 1），4 输入 LUT 可以实现 2^16 = 65536 种不同的布尔函数——任何 4 输入组合逻辑都能用一个 LUT 实现。综合工具做的事：枚举所有输入组合，对每种组合计算输出，把结果写入 SRAM。'综合' = 把 HDL 描述的逻辑烧进 LUT 的 SRAM。现代 FPGA 常用 6 输入 LUT 或可分区结构（ALM），更灵活。大于 4 输入的函数用多个 LUT 级联 + MUX 实现。
来自 FPGA 与数字设计 · 已复习 0 次 / 答对 0 次Box 1核心数字控制的三类延迟怎么算？对控制带宽有什么影响？2026-04-19
三类延迟：(1) AD 采样保持延迟 ~0.5·T_s；(2) 计算延迟 ~最多 1·T_s；(3) PWM 同步延迟 ~最多 0.5·T_s（等到下一个 PWM 更新点）。合计最坏 ~2·T_s。相位滞后公式：φ = 2π·f·t。示例：T_s = 100 μs（10 kHz 开关频率），控制带宽 1 kHz。单个 T_s 延迟在 1 kHz 处的相位滞后 = 2π × 1k × 100μ = 36°。2 个 T_s = 72°。影响：直接吃掉闭环相位裕度。目标 PM = 60° → 数字控制器还需要额外提供 72° 的相位提升，否则整个环路就不稳定。工程准则：采样率 f_s ≥ 10 × 控制带宽（否则相位裕度被吃光）。提高控制带宽需要同时提高采样率。
来自 FPGA 与数字设计 · 已复习 0 次 / 答对 0 次Box 1死区时间为什么会畸变输出波形？怎么补偿？2026-04-19
死区时间期间，输出电压不由占空比指令决定，而是由电感电流方向决定。这导致平均输出电压偏离指令值。电压误差 ΔV = t_dead × V_bus × f_sw × sign(I_out)——方向取决于输出电流。对高精度电机控制这是不可接受的噪声源。死区补偿（Dead Time Compensation）算法：软件根据实时测量的相电流方向，动态调整占空比。if (I_out > 0) duty += ΔD_comp; else duty -= ΔD_comp; 其中 ΔD_comp = t_dead × f_sw。必须有快速电流采样。高性能电机控制器（EV 主驱、伺服驱动）几乎都做死区补偿——这是从'能转'到'转得好'的必要步骤。
来自 FPGA 与数字设计 · 已复习 0 次 / 答对 0 次Box 1FPGA 在 FOC 电机控制中的价值是什么？2026-04-19
PMSM 的 FOC 计算链：ADC 采样 → Clarke 变换 → Park 变换 → PI 电流环 → 逆 Park → SVPWM → PWM 输出。MCU 顺序执行这条链约 10 μs（在 200 MHz 上）。FPGA 把所有变换并行执行 + 10 级流水线 → 延迟 ~100 ns。延迟减小 100×！结果：允许更高的电流环带宽 → 更快的动态响应 → 电机控制更精准。缺点：FPGA 成本比 MCU 高 3~5×，开发复杂度（HDL + STA + 调试）。甜蜜点：高性能伺服驱动、军用电机、大功率变频器（> 100 kW），对响应速度要求超出 MCU 能力上限的场合。常规电机控制 MCU 够用，FPGA 是性能上限的备选。
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