栅极驱动（Gate Driver）

栅极驱动输出的是电流，目的是在短时间内改变 VGS。驱动电流由一条简单的欧姆定律定死：

典型需求反推：Ciss = 3 nF，要在 100 ns 内把 VGS 从 0 拉到 15 V：

这只是平均电流；Miller 平台期间栅流会尖峰化，所以驱动 IC 峰值电流通常做到 1～10 A——比平均需求大 2～5 倍。SiC 因 Qgd 密集、要求 dV/dt 快，峰值 IG 常需 5～20 A，这正是 SiC 专用驱动 IC（1EDI、UCC21750）峰值能力做到 10 A 以上的原因。

不同器件对栅压有截然不同的要求,根因是 Vth 与 VGSmax 的差异。选错驱动电平等于直接破坏器件,下表把各家器件的"工作点"与根因并列。

负压不能想加多深就加多深：SiC 器件的栅源电压有 abs-max 下限。以本页 worked design 用的 ROHM SCT3080AL 为例，VGSS DC 绝对最大值是 −4 V（数据手册 Rev.006），推荐驱动甚至只是 0/+18 V——也就是说常见"SiC 一律 −5 V 关断"的口号对这颗器件是违规的。设计时必须先查目标器件的 VGSS(DC) 与 VGSS(surge) 两栏，再定负压轨。

Vth 的 −7 mV/°C 温度系数陷阱：数据手册 Vth 在 25°C 测定，实际工作 100～150°C 时已掉 0.5～0.9 V——热态下 Cross-talk 抗扰安全裕量显著劣化。这也是低阈值 SiC 必须配 Miller 箝位的深层原因。

高侧 MOSFET 源极在开关节点（随功率开关跳变），驱动信号必须通过隔离传过去，否则：驱动 IC 参考地随开关节点跳动 → 栅极控制失效；高压灌进控制器 → MCU 崩溃。详见 §5。

SiC MOSFET 短路只能撑几微秒（SCWT），而软件响应 100 µs～1 ms 根本来不及。所以故障保护必须集成在驱动 IC 里，硬件响应、纳秒～微秒级：UVLO / DESAT / OCP / OTP / 有源 Miller 箝位。这条"缺一炸管"的功能链就是 SiC 专用驱动 IC 单价几十块、而通用 buffer 几块钱的根本区别。

栅极驱动隔离方案历经四代——Bootstrap 不真隔离,脉冲变压器与光耦各有时代,数字隔离器是现代主流。核心趋势是延迟越来越短、CMTI 越来越高,因为 SiC 时代的高 dv/dt 把光耦淘汰出局。

Bootstrap 是高侧驱动最便宜的方案，用一颗电容代替隔离 DC/DC。关键限制：占空比不能 100%（电容需要被充电），只用在 <200 V 中压、占空比 <95% 的场景。

Cboot 精确计算（参考 TI SLUA887A）：

经验法则：$Cboot\ge 10\times Cg$，且必须在高温降容后仍满足。

数字隔离器在 5 个关键指标上全面碾压光耦——延迟、CMRR、寿命、温度、可重复性。光耦输的本质原因是光电转换是模拟过程（LED 老化、光路衰减、温漂），数字隔离器走 SiO2 电容或微变压器,纯磁/电耦合无衰减。

SiC 的 CMTI 门槛：Infineon EiceDRIVER 1EDy/1ED020 家族做到 100 V/ns；用 50 V/ns 驱动 100 V/ns 工况 → 隔离屏障误触发 → PWM 随机错拍 → 桥臂直通。（源：Infineon EiceDRIVER §2.5）

传播延迟失配是死区时间的下限：两颗独立驱动 IC 传播延迟的差值决定系统必须留的最小死区。Infineon EiceDRIVER 1EDy05I12Ax：常温最大失配 40 ns，温漂后升到 48 ns；死区每多 100 ns，50 kHz SiC 全桥效率损失 ≈ 0.5%。（源：Infineon EiceDRIVER §2.2.1）

SiC 主驱无法用 Bootstrap（占空比限制），也不能只用数字隔离器（不传功率）——必须信号 + 功率两路独立隔离。这是 EV 主驱栅极驱动的标准架构：

信号侧走数字隔离器（<10 ns、>100 kV/µs），电源侧走单独的隔离 DC/DC 模块（~1 W 级）提供上管的 +18/−4 V 双电源。优点是任意占空比、隔离任选、共模抗扰最强、负压易实现；代价是每个上管约 5～15 美元、体积大、需额外磁件。

驱动回路电感 Lg 大 → 与 Ciss 形成 LC 谐振 → 栅极振荡 → 误开通。驱动 IC 贴近功率器件（<10 mm）；RG 和去耦电容就近放置；驱动 IC 的 GND 脚最短路径接到 MOSFET 的 source 脚（Kelvin 脚）。

Kelvin 源极把驱动回路和功率回路在物理上分开，共源电感 Ls 不再共享，栅极电压不被功率电流污染。现代 SiC 封装（TO-247-4、TOLL、LFPAK56）都提供 Kelvin 脚，必须用。

驱动 IC 的 VCC/VDD 与 GND 之间需要两级去耦：高频用 100 nF X7R MLCC（处理纳秒级脉冲）、大容量用 4.7～10 µF（维持长时间平均电流）。

RG 功率耗散不能忽视（尤其大模块）：

以 SKM400GB12E4 + ±15 V + 10 kHz 为例，RGon = 3 Ω 单只电阻平均功耗可达 1～2 W，峰值更高——必须用 MELF 金属膜或多颗并联。（源：SEMIKRON Gate Driver Basics §4.4/4.5）注意这一条对外部 RG 主导的 IGBT 模块成立；对 §11 那种 Rg,int 主导的分立 SiC，绝大部分栅极损耗落在封装内部，外部 RG 反而不需要高功率额定——两种场景的功率分配相反。

G1 — 0 V 关断直接炸 SiC（或负压过深炸栅）：Si MOSFET 驱动方案（0 V 关断）复用到低阈值 SiC 时，桥臂换流 dV/dt → Cgd 反灌 → VGS 超过 SiC 低阈值 → 误导通 → 直通。但矫枉过正也会出事：并非所有 SiC 都能吃 −5 V，SCT3080AL 的 VGSS DC 下限只有 −4 V。修复：负压关断 + AMC，但负压幅度先查 VGSS(DC) abs-max。

G2 — Bootstrap 高占空比 VCC 塌陷：Dmax = 98% 时低侧开通时间仅 400 ns @ 50 kHz，Cboot 每周期只能部分补电 → HB-HS 电压逐周期下降 → 上管驱动不足 → 上管进入线性区热失控，没有故障信号。修复：隔离 DC/DC 或刷新脉冲。

G3 — 数字隔离器 CMTI 不足引起 PWM 随机错拍：旧光耦 CMTI 仅 15 kV/µs，而 SiC 桥臂 dV/dt 可达 50～100 kV/µs → 隔离屏障误触发 → 随机开错管，产线找不到根因（只有高负载时才复现）。修复：选 CMTI ≥ 100 kV/µs 的数字隔离器（UCC21750 为 ≥150 V/ns）。

G4 — Rg,int 被忽视导致 dV/dt 预测偏差数倍：计算峰值驱动电流时只用 RG=RGext，忽略 Rg,int（SiC MOSFET 典型 2～13 Ω），导致 dV/dt 预测与实测差 3～10 倍。SCT3080AL 的 Rg,int=13 Ω 已经独占总栅极环路电阻——见 §11.2 的反例。修复：始终查器件数据手册 Rg,int，并入总 RG 计算。

G5 — DESAT blanking 太短引发误报炸机：布局寄生 + 续流二极管恢复 → 开通瞬间 VDS 出现短暂尖峰（正常，非短路）→ blanking 不够长 → DESAT 误报 → 紧急关断 → 过压振铃 → 下一次开通时炸管（soft-fault 演变成硬故障）。修复：按 SCWT 留足 blanking（内部 LEB + 外部 CBLK），同时查 DESAT 感测走线是否有寄生耦合。

G6 — 死区期间 SiC 体二极管导通损耗超预算：SiC 体二极管正向压降高（SCT3080AL 达 3.2 V），且 Qrr 随温度急增。死区设计时按 Si 经验留 1 µs，SiC 温度 150°C 时体二极管损耗可占相当比例。修复：SiC 逆变器死区尽量压短（≤300 ns），或实现反向电流走沟道（同步整流）。

G7 — 地线 bounce 把 VGS 拱过阈值（GND bounce 误开通）：功率管关断时 $iD\cdot Ls$（共享源极电感）产生 source 正向跳变 → 器件端实际 VGS 出现正脉冲 → 误开通。修复：Kelvin 源极 + 驱动 IC 电源独立去耦。

高速驱动设计中有三个边界条件会使前述分析的隐含假设失效，需要额外设计裕量。

C1 — fsw > 50 kHz：Rg,int 主导 + 开关损耗与 DESAT blanking 预算同时劣化

SCT3080AL 的 Rg,int=13 Ω 将开通 dV/dt 天花板死死压在 ~10 kV/µs，开关能量约 350 µJ/管（§11.7）。fsw = 100 kHz 时开关损耗 ≈ 35 W/管，已超过分立封装正常散热极限。同时 DESAT 总 blanking 1.2 µs 占 ton（50% 占空比时为 5 µs）的 24%，余留检测窗口 3.8 µs——SCWT 若为 3 µs，则可用检测窗与 SCWT 之间几乎无余量，高温下 SCWT 进一步缩短会使保护失效。结论：SCT3080AL + 硬开关匹配 ≤ 30 kHz；50 kHz 以上须引入软开关（ZVS/CLLC）并将 CBLK 缩至 <30 pF（外部 blank ≤ 0.5 µs），同时核查散热设计能否承受高频开关损耗。

C2 — SiC 分立器件并联：Rg,int 散差导致开关电流不均

多颗 SCT3080AL 并联（如两管 40 A 配置）时，各器件 Rg,int 出厂散差约 ±20%（即 10.4～15.6 Ω 范围）。低 Rg,int 管比高 Rg,int 管开通更快，瞬态承担更多峰值电流——Rg,int 散差 20% 可导致开关期间电流不均达约 25%。若两管共用一只外部 RGext，该电阻对低 Rg,int 管的限流效果被稀释。修复：每管独立串联补偿电阻（使各管总 RGtotal = Rg,int + Rg,ext 相等），逼平两管开通速度；推荐对并联管按 Rg,int 分拣，取同批次 ±5% 以内配对使用。

C3 — 高环境温（Tamb = 85 °C）+ 过载：VGSth 温漂与 DESAT 热态叠加

Tamb = 85 °C 下，若 RthJA ≈ 2.86 K/W（RthJC 0.86 + RthCS 0 + RthSA 2），Ptotal = 18 W/管 → Tj ≈ 85 + 18 × 2.86 ≈ 137 °C。VGSth 具有约 −3 mV/°C 负温系数，Tj = 150 °C 时 VGSth 从 2.7 V（min）降至约 2.25 V；Cross-talk 裕量（VGS 峰 = −4 + 0.84 = −3.16 V，见 §11.3）对 2.25 V 阈值仍保持约 5.4 V 裕量，交叉导通风险未升级。真实风险在过载短路场景：Iph = 30 A（额定 21 A@100 °C 短时过载）时，热态 DESAT 节点 = $0.115\times 30+1.0=4.45\text{V}$，裕量仍有 4.7 V（51%），保护有效；若改用两颗串联感测二极管（$2\times Vf=2.0\text{V}$）DESAT 节点 = $3.45+2.0=5.45\text{V}$，裕量降至 41%，须在 DVP 中明确覆盖高温大电流 + 多二极管组合验证点。

先把两颗器件的载重参数摊开——后面每一步的输入都在这张表里，条件栏是复核的锚点。

目标：dV/dt ≤ 20 kV/µs（CISPR 25 Class 5 EMI 约束）。开通 dV/dt 由 Miller 平台期的栅流决定：平台期栅流全部灌进 Qgd，故

Miller 平台电压（ID=20 A，由转移特性 $VMiller\approx VGSth+ID/gfs\approx 3.5+20/3.8$）取 VMiller ≈ 9 V。总开通环路电阻：

关键结论：要达到 20 kV/µs 需要 RGtotal ≈ 7 Ω，但 Rg,int 一个就有 13 Ω——物理上根本降不下来。也就是说 SCT3080AL + UCC21750 的开通 dV/dt 天花板就在 ~10 kV/µs，外部开通电阻 RGext 可以直接取 0 Ω，EMI 仍达标。这与 Si MOSFET 靠外部 RG 调 dV/dt 的直觉完全相反，是 SiC 分立器件的典型特征。

关断轨 VEE = −4 V（不是 −5 V——见 §2.2）。总关断环路电阻同样被 Rg,int 主导：$RGofftotal=1+0+13=14\Omega$，峰值关断电流 $IGoffpk=(18-(-4))/14=1.57\text{A}$。Cross-talk 抬升量：

取对侧 dV/dt = 10 kV/µs = $10^{10}$ V/s。Cgd 是强非线性：数据手册 Crss=19 pF 是低 VDS 值，400 V 下跌到 ~6 pF。

• 稳态段（Cgd ≈ 6 pF）：$\Delta VGScross=6\text{pF}\times 10^{10}\times 14=0.84\text{V}$ → VGS 峰值 = −4 + 0.84 = −3.16 V ≪ Vth 2.7 V，裕量近 6 V。即便 0 V 关断也只到 0.84 V（< 2.7 V）✓。
• 换流初段（Vds 低、Cgd ≈ 19 pF）：$\Delta VGScross=19\text{pF}\times 10^{10}\times 14=2.66\text{V}$ → 0 V 关断时逼近 Vth，这才是 AMC 存在的理由。

UCC21750 的 AMC（CLAMP 脚）在 VGS 跌到 2.0 V（ref VEE）以下时接入一条独立低阻 sink，绕过 RGext 把 VGS 钉在 VEE，与 Cgd 浪涌无关。结论：SCT3080AL（Vth 2.7 V、中等 Cgd）本身抗 Cross-talk 能力不差，−4 V + AMC 给足裕量，甚至印证了 ROHM"0/+18 V 也可用"的推荐；关断同样不需要外部电阻。

死区必须盖住驱动器件间偏差、器件关断时间、加上温度/老化裕量：

死区期间体二极管续流损耗（上界，两段死区）：

SiC 体二极管 Vf 高达 3.2 V（Si 只有 ~0.7 V），是死区损耗本底大、必须压短死区或走沟道同步整流的直接原因。把死区从 500 ns 压到 250 ns，这块损耗直接减半。

UCC21750 的 DESAT 有内部 200 ns leading-edge blank，外部再叠一段由 CBLK 设定的 blanking（恒流 ICHG 对 CBLK 充电到阈值 VDESAT 的时间）。目标外部 blank ≈ 1.0 µs（盖住开通 VDS 尖峰 + 对侧二极管反向恢复，总 blank ≈ 1.2 µs，远小于 SiC SCWT ~2 µs [VERIFY：查 ROHM SC-ability 应用说明]）：

（注：原草案"41.7 nF"是单位标签笔误——即便用草案自己的 250 µA,$250\mu A\times 1.5\mu s/9V$ 本就 = 41.7 pF(量级对、只是把 pF 误标成 nF,那 1000× 与 ICHG 无关)。ICHG 真值 500 µA〔非草案 250 µA〕是另一处独立错误,只使结果 ~2×〔56 pF vs 42 pF〕。最终 CBLK = 56 pF 正确。）

正常导通不误报核查（DESAT 节点电压必须 < 9.15 V）。DESAT 节点 = $VDSon+Vf(\text{sense})$，用单颗 1000 V 超快二极管，Vf ≈ 1.0 V：

每管栅极充电功率（充放到 +18/−4 = 22 V 摆幅）：

其中 Rg,int(13 Ω) 占总环路电阻的 13/14 ≈ 93%——绝大部分栅极损耗耗散在 SiC 封装内部，外部 RG（若有）几乎不发热，无需高功率额定（对照 §9.3 IGBT 模块外部 RG 主导的相反情形）。加上 UCC21750 静态开销（IVDDQ ≈ 4 mA @ 22 V ≈ 88 mW，IVCCQ ≈ 3 mA），单管驱动总开销约 0.1 W。偏置需求（+18/−4 V，约 0.2～0.3 W）→ 每管选一颗 1～2 W 隔离 DC/DC（Murata MGJ2 系列或等效，输出设 +18/−4 V）。

数据手册 Eon=41 µJ、Eoff=15 µJ 是在 300 V/10 A/RG=0 下测的，需两步修正。先线性缩放到工作点：

但本设计 RGtotal=14 Ω ≫ 手册的 RG=0，dV/dt 慢到 ~10 kV/µs，开关时间拉长，Eon/Eoff 约再升 2～3×，故实际 $Esw\approx 300\text{–}450\mu \text{J}$：

导通损耗（半桥每管，Iph=20 A 正弦，Irms ≈ 10 A，热态 RDSon）：$Pcond\approx Irm{s}^2\cdot RDSon=10^2\times 0.115=11.5\text{W}$。合计约 18～19 W/管，配 RthJC=0.86 K/W → 结-壳温升 ~16°C，需良好散热。这是数量级估算，精确值须双脉冲实测标定；同时它也说明：Rg,int=13 Ω 的慢开关罚分很实，是 SCT3080AL 更适合 ≤20 kHz 而非高频硬开关的物理原因。

把六步的结论收成一张可交付表，验证状态栏标明哪些仍需实测/查曲线兜底。

残留 [VERIFY]（不改变结论，仅提精度）：① SCT3080AL SCWT 具体值（数据手册未给，查 ROHM SC-ability 应用说明）；② Cgd @400 V 精确值（读 Crss-VDS 曲线，本页用 ~6 pF）；③ VMiller @20 A（读转移特性，本页用 9 V）。所有原草案标 [VERIFY] 的载重值（Qg/Qgd/Ciss/Coss/Rg,int/Vth/RDSon/tpd/CMTI/VDESAT/ICHG）已逐条核对数据手册并更正。