栅极驱动（Gate Driver）

读完本页后，你应该能够：

• 用一句话说出栅极驱动的核心矛盾，并把每个设计决策（$R_G$、隔离方式、负压、箝位、保护）归位到这个矛盾的哪一侧。
• 从 $C_{iss}$ 充放电时间倒推需要多大的峰值驱动电流。
• 解释为什么 SiC MOSFET 必须用 +15～18 V / −5 V 的非对称驱动，不能沿用 Si 的 +10～15 V / 0 V。
• 区分 Bootstrap、脉冲变压器、数字隔离器、光耦、隔离 DC/DC + 数字隔离五种高侧驱动方案的物理原理与适用边界。
• 推导 Cross-talk（dV/dt 致误开通）的幅度公式 $V_{GS}$,noise ≈ $C_{gd}$ · dV/dt · $R_G$,eff，并据此判断什么时候必须上 Miller Clamp。
• 画出 DESAT 短路保护的时序图，说清楚 SCWT、blanking time、软关断之间的关系。
• 拿到一颗功率器件和它的工作条件，能从零开始设计一条合格的栅极驱动链路（器件 → 驱动 IC → 隔离 → 供电 → PCB）。

栅极驱动看似只是把 PWM 电平放大到 ±15 V 供给栅极,但它真正要解决的是三个互相对抗的目标——开关快(损耗低)、开关稳(过冲小、EMI 小)、系统简单(成本低、元件少)。这三者构成不可调和的三角:速度快必然要求驱动能力强(成本高)与隔离严(系统复杂);稳定要求慢速(损耗大)。理解这个三角是栅极驱动选型与设计的起点。

如果 MOSFET 是理想的电压控制开关，那栅极驱动确实就是一个 buffer。可惜它不是。

栅极驱动要同时回答三个互相冲突的问题：

为什么三个目标互相冲突？

• 快需要大 $I_G$（小 $R_G$），但大 $I_G$ → 大 di/dt → $L_d$·di/dt 过冲变大 → 要么撑爆 $B{V}_{DSS}$，要么 EMI 超标。
• 稳需要小 $I_G$（大 $R_G$）+ 负压关断 + Miller 箝位 + 三段式 + 精细的死区补偿，但这些都意味着更复杂的驱动 IC、更多的外围电路、更长的响应时间。
• 简单意味着用最便宜的驱动 IC、最少的外围、单极性驱动（0 V 关断）、无隔离——但这只能用于低频、低压、低 dv/dt 的场合。

所有现代驱动 IC（TI UCC21520、Infineon 1EDI、ADI ADuM4135 等）都是在这三个顶点之间找不同的折中点。SiC 栅极驱动之所以比 Si MOSFET 驱动贵 5～10 倍，不是因为 IC 本身更复杂，而是因为 SiC 的工作点已经逼近三角形中心——三个维度都必须同时应对。

这一页接下来的所有内容，都应放回这个框架里理解。

一块合格的栅极驱动 IC 做四件事，缺一个都可能炸管：

功能 1 — 把栅极电容快速充放电

栅极驱动输出的是电流，目的是在短时间内改变 $V_{GS}$。驱动电流由一个简单的欧姆定律决定：

$I_G=(V_{GG}-V_{GS})/(R_G,ext+R_G,int)$ 其中：

• $V_{GG}$：驱动电源（例如 +15 V）
• $V_{GS}$：器件当前栅极电压
• $R_G$,ext：外部串联电阻（设计者选）
• $R_G$,int：器件内部栅极电阻（封装内固有，厂商给）

典型需求反推：如果 $C_{iss}$ = 3 nF，想在 100 ns 内把 $V_{GS}$ 从 0 V 升到 15 V：

$I_G,avg=C_{iss}\times \Delta V_{GS}/\Delta t=3nF\times 15V/100ns=0.45A$ 所以驱动 IC 的峰值输出电流通常在 1～10 A 范围——比平均需求大 2～5 倍，留足余量给 Miller 平台期间的大电流尖峰。

SiC 特殊情况：SiC MOSFET 的 $Q_{gd}$ 比同等 Si 小但要求的速度更高，峰值 $I_G$ 常常需要 5～20 A。这就是为什么 SiC 专用驱动 IC（如 1EDI EiceDRIVER、UCC21750）的峰值能力一般做到 10 A 以上。

Logic-level MOSFET 的"低 $V_{GS}$ 陷阱"：逻辑电平器件（$V_{GS}$,th ≈ 1.2～2.2 V）看起来省驱动功率，但实际上相同 V_(BR)DSS / $R_{DS(on)}$ 下它的 $Q_g$ 反而更大——Infineon BSC100N06LS3 (5V 驱动)需要 20 nC，而标准版 BSC097N06NS (10V 驱动)只要 12 nC。低 $V_{th}$ 还让它更容易被 $d{V}_{DS}$/dt 误开通，因此高频硬开关场合应优先选标准电平器件。（源：Infineon-Gate_drive_for_power_MOSFETs §2.2）

功能 2 — 提供器件友好的驱动电压

不同器件对栅压有截然不同的要求,根因是 $V_{th}$ 与 $V_{GS,max}$ 的差异——Si MOSFET 阈值高、栅压余量大,0V 关断够用；SiC 阈值低,容易被 Cross-talk 拱开,必须负压关断；GaN 栅压上限仅 7 V,正压稍高就击穿。下表把各家器件的"工作点"列出来,选错驱动电平等于直接破坏器件。

各器件原因：Si $V_{th}$ 较高(3～5 V)，0 V 关断足够安全；IGBT 负压加快关断减少拖尾电流；SiC $V_{th}$ 极低(2～3 V)，0 V 关断极易被 Cross-talk 拱开；GaN $V_{GS}$,max 仅 7 V，过压立刻击穿栅极。

$V_{th}$ 的 −7 mV/°C 温度系数陷阱：数据手册的 $V_{th}$ 在 25°C、$I_D$ = 250 μA 下测定，但实际工作结温 100～150°C 时 $V_{th}$ 已掉 0.5～0.9 V——这意味着 Cross-talk 抗扰的"安全裕量"在热态下显著劣化。逻辑电平 MOSFET 在 $T_j$ = 175°C 时 $V_{th}$ 可能跌到 0.5 V，驱动 IC 的 $V_{OL}$ 最低 0.6 V 都不够关死——此时必须选标准电平器件。（源：Fundamentals of MOSFET and IGBT Gate Driver Circuits §2.3）

不同器件需要不同的 $V_{GS}$,on / $V_{GS}$,off，根本原因是它们的 $V_{th}$ 和 $V_{GS}$,max 规格不同（见表格）。

为什么 SiC 不能用 0 V 关断？

• 这是 SiC 栅极驱动的头号陷阱，直接用 Si MOSFET 的驱动方案驱动 SiC 几乎必炸管。详细推导见第四节 Cross-talk。

为什么 GaN 不能超过 7 V？

• GaN 的栅极是肖特基结（或 p-GaN 层），不是 MOS 氧化层，没有反型层缓冲，一旦 $V_{GS}$ 超过某阈值就直接击穿——没有"勉强工作"的余量。SiC 和 Si 的 MOS 结构允许 $V_{GS}$ 过冲到 20～22 V 短时不炸，但 GaN 绝对不行。

功能 3 — 电气隔离（高侧 / 多级应用的必需）

低侧 MOSFET 的源极接 GND，驱动信号可以共地传递。高侧 MOSFET 的源极在开关节点（电位随功率开关跳变，从 0 V 到 $V_{bus}$），驱动信号必须通过某种隔离方式传过去，否则：

• 驱动 IC 的参考地跟着开关节点跳动 → $V_{GG}$ 也跳动 → 栅极控制失效
• 控制器的地和功率地之间出现大 dV/dt → 共模电流灌进控制器 → MCU 崩溃
• 故障时高压灌进控制器 → MCU 和 IC 全毁

三种常见隔离物理原理：变压器（磁）、光耦（光）、电容耦合（电）。详见第五节。

功能 4 — 故障时主动保护器件

一颗 SiC MOSFET 在短路状态下只能撑 3～10 μs（SCWT，Short Circuit Withstand Time），超过这个时间就永久损坏。控制器的软件保护响应周期一般是 100 μs～1 ms 级别，根本来不及。

所以故障保护必须集成在栅极驱动 IC 里，硬件响应，纳秒～微秒级：

• UVLO（欠压锁定）：驱动电源不足时禁止开通——$V_{GG}$ 不够时 $R_{DS(on)}$ 没充分降下来，导通损耗爆炸，立刻过热
• DESAT / OCP（过流 / 短路）：见第八节
• OTP（过温）：NTC 或芯片内部温度传感器监测，过温立即锁定
• 有源 Miller 箝位：见第四节

本质一句话：驱动 IC 的四大功能——驱动电流、驱动电压、电气隔离、故障保护——缺任何一项都可能炸管，这是为什么一颗 SiC 专用驱动 IC 要几十块钱而一颗通用 buffer IC 只要几块钱。

驱动设计的第一步永远是"算清楚电流"。流程如下：

从 $Q_g$ 曲线反推需要多快

数据手册的 $Q_g$ 曲线给出了 $V_{GS}$ vs 栅极总电荷的关系，Miller 平台那段水平线就是关键区域——它的长度 = $Q_{gd}$，这段时间内 $V_{GS}$ 不动但 $V_{DS}$ 在剧烈变化。

设目标开关时间 $t_{sw}$（阶段2+3的总时间），需要的平均驱动电流：

$I_G,avg\approx (Q_{gs2}+Q_{gd})/t_{sw}$ 举例：Infineon IPW60R040C7，600 V CoolMOS，$Q_{gs2}$ = 3 nC、$Q_{gd}$ = 14 nC，目标 $t_{sw}$ = 30 ns：

$I_G,avg=(3+14)nC/30ns=0.57A$ 峰值能力按 2～3 倍取：驱动 IC 需要至少 1.5 A peak。

驱动损耗——驱动 IC 自己发热

驱动电路本身消耗的功率等于把 $Q_g$ 每秒充放电 $f_{sw}$ 次所需的能量：

$P_{drv}=Q_g\cdot (V_{GS},on-V_{GS},off)\cdot f_{sw}$ 举例：SiC MOSFET，$Q_g$ = 100 nC，$V_{GS}$,on = +18 V，$V_{GS}$,off = −5 V，$f_{sw}$ = 100 kHz：

P_drv = 100 nC × (18 − (−5)) V × 100 kHz
     = 100 nC × 23 V × 100 kHz
     = 0.23 W

这 0.23 W 由驱动 IC 的供电承担。一个桥臂上下管都这么大的话，驱动电源至少要提供 0.5 W——这决定了隔离 DC/DC 的功率选型。

$R_G$ 的选择不是一个值，是两个值

新人常按"找一个折中 $R_G$"的思路设计——但实际开通和关断的优化目标完全不同:开通慢一点利于减小 di/dt 与二极管反向恢复尖峰,关断快一点利于降损耗 + 抑制 Miller 误开通。所以现代驱动用 $R_{G,on}$ 与 $R_{G,off}$ 两个独立电阻,通过 D_boot 快恢复二极管把开关两条路径分开。

大多数实际驱动电路开通和关断使用不同的 $R_G$：

• $R_G$,on：决定开通速度。大了影响开关损耗，小了容易引起 di/dt 过冲和 LC 振荡。
• $R_G$,off：决定关断速度。常常需要比 $R_G$,on 小——关断时 di/dt 过冲比开通时严重（因为没有续流二极管箝位 $V_{DS}$），而且快速关断能减小 Cross-talk 风险。

分离实现方式：

开通时电流走 $D_{boot}$ + $R_G$,on（二极管正向，绕开 $R_G$,off）；关断时电流走 $R_G$,off（二极管反偏，隔开 $R_G$,on）。

典型值（SiC，1200 V/40 mΩ 级）：$R_G$,on = 5～10 Ω，$R_G$,off = 2～5 Ω。

$R_{GS}$ 下拉保护必装：在栅极和源极之间放一颗 10 kΩ 电阻看起来多余，其实是"driver 脱落/上电瞬间器件自保"的最后一道防线——一旦驱动走线开路或 IC 复位，栅极电荷会被这个电阻慢慢拉到 0 V；否则栅极浮空，一点点环境电场或 dV/dt 耦合就把器件意外打开，导致桥臂直通烧板。（源：Infineon-Gate_drive_for_power_MOSFETs §4.3）

$R_{GATE}$,OPT 阻尼公式：$L_s$ + $C_{iss}$ 在驱动回路里形成 LC 谐振，最优外置栅极电阻应按临界阻尼选：$R_{GATE}$,OPT = 2·√($L_s$/$C_{iss}$) − ($R_{DRV}$ + $R_G$,int)。电阻偏小会在 $V_{GS}$ 上看到振铃和过冲，偏大则徒增开关时间而无益——这是 "$R_G$ 越小越好"这个新手直觉的数学反例。（源：Fundamentals of MOSFET and IGBT Gate Driver Circuits §2.8）

本质一句话：$I_G$ 不是"越大越好"——它是开关速度与开关稳定性的平衡点，而平衡点由开通和关断两个独立的 $R_G$ 分别设定。

这一节是整篇最重要的"为什么"。理解 Cross-talk 的物理机制，就理解了为什么 SiC 必须用负压关断 + 有源 Miller 箝位。

Cross-talk 的物理图景

Cross-talk 误开通是一条因果链:Q1 开通时桥臂中点产生快速 dV/dt → 通过 Q2 的 $C_{gd}$ 把电流注入到 Q2 栅极 → Q2 栅压被抬升 → 如果抬到 $V_{th}$ 以上 Q2 跟着导通 → 桥臂上下管同时导通短路炸管。下图把这条链画出来,关键变量是 dV/dt × $C_{gd}$ × 栅极阻抗 ——三者之积就是 $V_{GS}$ 抬升幅度。

半桥电路里，假设上管 Q1 快速开通。此时上管的 $V_{DS}$ 从 $V_{bus}$ 快速降到 0（就是 Miller 平台那段），产生 dV/dt（可达 50～100 kV/μs）。

问题来了：这个 dV/dt 不仅出现在 Q1 身上，同时也出现在 Q2（下管）的 $V_{DS}$ 上（因为下管的漏极就是中点，刚刚被上管拽到 $V_{bus}$）。下管此刻处于关断状态（$V_{GS}$ = 0 V 或负压），但它不是"死透了"——它有一个 $C_{gd}$ 连着它的栅极。

dV/dt 作用到 $C_{gd}$ 上，产生一个位移电流流进下管的栅极：

$i_{noise}=C_{gd}\times dV/dt$ 这个电流必须流过下管的栅极回路 $R_G$,eff（= $R_G$,off + $R_G$,int），产生一个正向电压：

$V_{GS},noise\approx C_{gd}\times dV/dt\times R_G,eff$ 这个 $V_{GS}$,noise 是叠加在下管的 $V_{GS}$,off 上的正向抬升。

关键后果：如果 $V_{GS}$,off + $V_{GS}$,noise > $V_{th}$，下管被重新打开 → 桥臂直通（shoot-through）→ 短路电流爆炸 → 炸管。

为什么 SiC 是重灾区，Si 却没事

同样的桥臂结构 Si 时代基本没人谈 Cross-talk,SiC 时代它成了首要威胁——根因是两个变量同时变恶:SiC 的 dV/dt 比 Si 高 10 倍,但 $V_{th}$ 反而低了 1.5 V。前者放大栅压抬升幅度,后者降低误开通门槛——二者乘积让 SiC 桥臂在零栅压关断下基本必然误开通,这就是为什么 SiC 必须负压关断 + Miller 箝位。

推导过程：$i_{noise}$ = $C_{gd}$ × dV/dt（Si: 0.25 A; SiC: 0.9 A）；$R_G$,eff 设 10 Ω；$V_{GS}$,noise = $i_{noise}$ × $R_G$,eff。

对比两款同级别器件的 Cross-talk 抗性：

Si 用 0 V 关断：$V_{GS}$ = 0 + 2.5 = 2.5 V < $V_{th}$ = 4 V → 安全 ✓ SiC 用 0 V 关断：$V_{GS}$ = 0 + 9 = 9 V > $V_{th}$ = 2.5 V → 炸 ✗ SiC 用 −5 V 关断：$V_{GS}$ = −5 + 9 = 4 V > $V_{th}$ → 还是很危险 ✗ SiC 用 −5 V 关断 + 有源 Miller 箝位：$R_G$,eff 从 10 Ω 降到 0.5 Ω → $V_{GS}$,noise = 0.45 V → $V_{GS}$ = −4.55 V → 安全 ✓

→ 这就是为什么 SiC 驱动必须用负压 + 箝位，两个都要，缺一个就在高 dv/dt 工况下有风险。

有源 Miller 箝位的实现

有源 Miller 箝位是一个条件性短路开关——平时不动,一旦 $V_{GS}$ 被 Cross-talk 拱起,立刻把栅极强行短路到源极(0 Ω 路径),抢在栅压上升到 $V_{th}$ 之前把电荷泄掉。它解决的是 $R_{G,off}$ 这条慢路径来不及泄电荷的物理问题——下图的单独 MC 引脚就是这条专用短路通路。

有源 Miller 箝位（Active Miller Clamp）是一条低阻抗旁路——在下管关断状态下，用一个独立的 MOSFET 把栅极和源极直接短接。

触发逻辑：驱动 IC 监测 $V_{GS}$，当 $V_{GS}$ < $V_{CLAMP}$,th（典型 2 V）时打开 Miller Clamp MOSFET。一旦打开，栅极到源极的有效阻抗从 $R_G$,off（～10 Ω）变成这个 MOSFET 的 $R_{DS(on)}$（～0.5 Ω 甚至更低），$i_{noise}$ 流过的阻抗小了 20 倍，$V_{GS}$,noise 也小 20 倍。

何时需要：

• 高 dV/dt 应用（SiC 桥臂几乎都需要）
• $R_G$,off 较大（> 5 Ω）的场合
• $V_{th}$ 较低的器件（SiC、部分 GaN）
• 负压电源失效时的第二道防线（Clamp 是独立功能，即使负压 rail 出问题也还能工作）

本质一句话：Cross-talk 是 $C_{gd}$ 把"对侧的 dV/dt"翻译成"本侧的 $V_{GS}$ 抬升"；对付它的三板斧是负压 + 低 $R_G$,off + 有源 Miller 箝位，SiC 常常三个都要。

高侧驱动必须隔离。五种主流方案，按物理原理分类：

方案对比总表

栅极驱动隔离方案历经四代——Bootstrap 不真隔离,脉冲变压器和光耦各有时代,数字隔离器是现代主流。核心趋势是延迟越来越短、CMTI 越来越高,因为 SiC 时代的高 dv/dt 把光耦淘汰出局(老光耦 CMTI 仅 10 kV/μs,挡不住 SiC 50 kV/μs 干扰)。

各方案物理原理：Bootstrap = 电荷泵+二极管（占空比 < 95%）；脉冲变压器 = 磁耦合（受磁饱和限制）；光耦 = 光电转换（< 50 kHz）；数字隔离器 = 电容/磁耦合（现代首选）；隔离 DC/DC + 数字隔离 = 变压器+电容（高压 SiC、汽车级）。

Bootstrap 自举电路——不是真正的隔离

Bootstrap 是高侧驱动最便宜的方案,用一颗电容代替隔离 DC/DC——下管开通时电容被 $V_{CC}$ 充电,下管关断、上管开通时电容作为浮地电源驱动上管。它不真隔离,只是给上管制造了一个"瞬时浮空"参考点。关键限制:占空比不能 100%(电容需要被充电),频率太低也不行(电容漏电),所以只用在 < 200V 中压、占空比 < 95% 的场景。

Bootstrap 不是物理隔离，它只是一个借用低侧开关状态给上管驱动供电的技巧。

工作流程：

• 下管开通时：中点电位 ≈ 0 V → $C_{boot}$ 通过 $D_{boot}$ 被 $V_{CC}$ 充电到 ～$V_{CC}$ − $V_F$
• 下管关断、上管准备开通时：$C_{boot}$ 上的电荷为上管驱动 IC 供电
• 上管开通期间：$C_{boot}$ 无法补充，依靠自身容量放电维持驱动
• 上管关断，进入下一个周期——回到步骤 1 给 $C_{boot}$ 充电

致命限制：高侧不能持续导通。如果占空比 = 100%，低侧永远不开通 → $C_{boot}$ 永远不充电 → 驱动电压塌陷 → 上管自动关断或进入线性区烧毁。所以 bootstrap 方案上限占空比通常 95%，留 5% 给低侧充电。

$C_{boot}$ 容量设计（参考 TI SLUA887A）：

经验法则：$C_{boot}\ge 10\times C_g$（MOSFET 栅极等效电容），留余量应对 DC 偏压漂移、温度降容和跳周期。

精确计算：

C_boot ≥ Q_total / ΔV_HB

Q_total = Q_G + I_HBS × D_max/f_sw + I_HB/f_sw

ΔV_HB = V_DD − V_DH − V_HBL

其中：$Q_G$ = MOSFET 总栅极电荷（数据手册）；$I_{HBS}$ = HB 对 VSS 漏电流（驱动 IC 数据手册）；$D_{max}$ = 最大占空比；$f_{sw}$ = 开关频率；$I_{HB}$ = HB 静态电流；$V_{DH}$ = bootstrap 二极管正向压降；$V_{HBL}$ = 驱动 IC 的 HB UVLO 下降阈值。

若 $C_{boot}$ 低于最小值 → 触发 UVLO → 上管被意外关断。

Bootstrap 二极管选型：快恢复或肖特基，低 $V_F$ + 低结电容 + 耐压 > 母线电压。反向恢复慢的二极管会在开关节点上产生振铃，可能触发 UVLO 并损坏驱动 IC。

Bootstrap 电阻：限制启动时峰值充电电流。时间常数 $\tau =R_{boot}\times C_{boot}/D$。能量 $E\approx ½\times C_{boot}\times V_{boot}^2$，在 $3\tau$ 内耗散。峰值电流 $I_{pk}=(V_{DD}-V_{BootDiode})/R_{boot}$。

布局要点：$C_{boot}$、$D_{boot}$、$C_{VDD}$、低侧 FET 源极构成高电流回路——四个元件尽量靠近驱动 IC 放置，缩小环路面积。高压走线与低压信号走线分离。

$C_{VDD}$ 旁路电容：$C_{VDD}\ge 10\times C_{boot}$，确保 bootstrap 充电时 VDD 纹波 ≤ 10%。

数字隔离器——现代驱动的事实标准

数字隔离器在 5 个关键指标上全面碾压光耦——延迟、CMRR、寿命、温度、可重复性。光耦输给数字隔离器的本质原因是光电转换是模拟过程——LED 老化、光路衰减、温度漂移都拉性能;数字隔离器走 $Si{O}_2$ 电容或微变压器,纯磁/电耦合无衰减。所以现代驱动 IC 几乎只用数字隔离方案,光耦逐步退出舞台。

数字隔离器基于两种物理机制：

• 电容耦合（TI ISO7xxx 系列、Silicon Labs Si8xxx）——信号通过封装内部的隔离电容传递，用 OOK（开关键控）调制
• 磁耦合（Analog Devices ADuM 系列）——信号通过封装内部的微型变压器传递，用脉冲调制

对比光耦的优势（见表格）。

CMRR 的含义：中点电位快速跳变时（高侧开通瞬间），隔离屏障两侧会出现巨大的 dV/dt 共模扰动。CMRR 不够的话，这个扰动会耦合成一个干扰脉冲，让接收端误判 PWM 信号——相当于随机地开错开关。光耦的 15 kV/μs 在 Si 时代勉强够用，但 SiC 的 50 kV/μs+ 完全超标，只能用数字隔离器。

举例：200 kHz SiC 逆变器使用光耦的实际后果：光耦 500 ns 延迟 = 开关周期 5 μs 的 10%，PWM 相位误差 36°。数字隔离器 10 ns 延迟 = 开关周期 0.2%，相位误差 0.7°——这就是为什么高频高压应用完全抛弃光耦的原因。

上下管传播延迟失配（Propagation Delay Matching）是死区时间的下限：两颗独立驱动 IC 传播延迟的差值决定了系统必须留出的最小死区，而这个差值会被温度进一步放大。Infineon EiceDRIVER 1EDy05I12Ax 系列给出了具体数字：常温下最大失配 40 ns，考虑温度漂移后升到 48 ns；1ED020I12-F2 则分别为 25 ns / 45 ns。选驱动时这个指标和电流能力同等重要，因为它直接吃掉系统效率（死区每多 100 ns，50 kHz SiC 全桥效率损失 ≈ 0.5%）。（源：Infineon-$Si{C}_{EiceDRIVER}$ §2.2.1）

SiC 驱动的 CMTI 门槛：100 kV/μs 已是标配：VDE 0884-10 规定隔离器件需双边 dV/dt 测试。Infineon EiceDRIVER 分两档——1EDS-SRC 家族 50 V/ns，1EDy/1ED020 家族 100 V/ns；后者才能应对 900 V SiC 硬开关的实际工况。用 50 V/ns 驱动 100 V/ns 工况 → 隔离屏障误触发 → PWM 随机错拍 → 桥臂直通。（源：Infineon-$Si{C}_{EiceDRIVER}$ §2.5）

隔离 DC/DC + 数字隔离器（重载 SiC 方案）

SiC 主驱无法用 Bootstrap(占空比限制),也不能用单纯数字隔离器(数字隔离器只传信号不传功率)——必须信号 + 功率两路独立隔离:数字隔离器传 PWM,隔离 DC/DC 传栅极驱动所需的 ±18V 浮空电源。这是 EV 主驱栅极驱动的标准架构。

最顶配的驱动方案：

• 信号隔离：数字隔离器，< 10 ns 延迟，> 100 kV/μs CMRR
• 电源隔离：单独的隔离 DC/DC 模块（～1 W 级），提供上管驱动 IC 的 +18/−5 V 双电源

优点：完全支持任意占空比、隔离强度任选、共模抗干扰最强、负压驱动容易实现。 缺点：成本最高（每个上管约 5～15 美元），体积较大，需要额外的磁性元件。

行业趋势：高端汽车 / 工业 SiC 应用基本全用这个方案；Infineon、TI、ADI、Rohm 都有完整参考设计。

单一 $R_G$ 的矛盾：小 $R_G$ 速度快（损耗低）但过冲和 EMI 大；大 $R_G$ 反之。三段式驱动（Three-Stage Driving）的思路是开关过程的不同阶段需要不同的 $R_G$。

以关断为例：三段式的最优轨迹

固定 $R_G$ 关断有不可调和的妥协——大 $R_G$ 抑 dV/dt 但拖长损耗,小 $R_G$ 损耗低但过冲大。三段式驱动把关断分三个阶段动态调 $R_G$:第一段小 $R_G$ 快速降低 $V_{GS}$ 到 Miller 平台、第二段大 $R_G$ 抑制 dV/dt 阶段的过冲与 EMI、第三段中 $R_G$ 把 $V_{GS}$ 拉到 -5V 防 Cross-talk。三段各做最适合的事,综合性能比固定 $R_G$ 强 20%~50%。

可视化：

实现方式

实现三段式有两条路:硬件路径用并联多个 $R_G$ + 受控开关,在不同阶段切换不同电阻;驱动 IC 集成路径用智能驱动 IC(如 Infineon EiceDRIVER X3、TI UCC2152x)内置 segment timing,通过 SPI 配置三段电流。下图给出硬件路径的拓扑,IC 集成路径只需配置寄存器即可。

模拟实现（分立元件）：阶段 1 时 $V_{GS}$ 高，D1、D2 都正向偏置，R1‖R2‖R3 并联 → 有效 $R_G$ 最小（快）。 $V_{GS}$ 下降穿越阈值时，二极管逐步关断 → 路径数减少 → 有效 $R_G$ 增大（慢）。 $V_{GS}$ 降到最低时只剩 R3 → 重新变小（中）。

数字实现（集成驱动 IC）：

现代高端驱动 IC（如 Infineon 1EDI 系列、TI UCC21750）集成多个独立的输出 MOSFET，每个有不同的驱动能力，用内部状态机按 $V_{GS}$ 或时间切换。设计更灵活，但 IC 成本高。

举例：三段式带来的改善

下表用一个 1200V SiC MOSFET 关断的实测数据对比固定 $R_G$ 与三段式——三段式在 dV/dt 与 $V_{DS}$ 过冲指标上都比固定 22Ω 好,而损耗只比固定 10Ω 高 10%。换句话说接近固定 10Ω 的损耗 + 接近固定 22Ω 的电气安全——这就是三段式的工程价值。

某 SiC 变换器对比实测：三段式损耗略高（135 vs 90 μJ），但 过冲减小 62%、EMI 减小 3 倍 —— 在 EMI 标准严格的应用里，这是唯一的工程可行解。

本质一句话：三段式驱动是"时间换平衡"——不同物理阶段需要不同的驱动阻抗，单一 $R_G$ 的折中永远是次优的。

UVLO（Under-Voltage Lock-Out）是驱动 IC 内置的最简单也最重要的保护。它监测驱动电源 $V_{CC}$，一旦 $V_{CC}$ 低于某阈值就强制禁止 PWM 输出，把栅极拉低。

为什么缺少 UVLO 会炸管

驱动电源 $V_{CC}$ 跌落是一条自杀链:$V_{CC}$ 从 15V 掉到 8V → 栅极只半开($V_{GS}$=8V 离 $V_{th}$ 很近) → MOSFET 沟道高阻 → $R_{DS(on)}$ 暴增 → 大电流流过高阻通道生大热 → 局部过热 → 炸管。UVLO 把这条链截断在第一步:$V_{CC}$ 一跌就直接关栅,不允许半开状态。

假设 $V_{CC}$ 从 15 V 跌到 8 V。如果没有 UVLO：

• 控制器不知道 $V_{CC}$ 低，继续送 PWM
• 驱动 IC 把 $V_{GS}$ 从 0 V 拉到 8 V（而不是 15 V）
• $V_{GS}$ = 8 V 处于 MOSFET 的"半开"状态（大 $V_{GS}$ - $V_{th}$ 但非完全导通）
• $R_{DS(on)}$ 比设计值高 2～5 倍 → 导通损耗爆炸
• 结温迅速飙升 → 热失控 → 炸管，而且没有任何故障信号

UVLO 阈值的典型设计（迟滞式）：

• 下降阈值（～9 V）：低于此值立即禁用输出
• 上升阈值（～11 V）：必须高于此值才允许重新使能输出
• 迟滞 ～2 V：防止在临界值附近反复切换

Si 和 SiC 的 UVLO 阈值不同：Si MOSFET 的 $V_{CC}$ 范围 10～15 V，UVLO 阈值 7～8 V；SiC 的 $V_{CC}$ 范围 15～18 V，UVLO 阈值 12～13 V——SiC 对 $V_{CC}$ 更敏感，必须更高的阈值。

本质一句话：UVLO 防止"驱动电压不够" vs "PWM 照旧在送" 这个致命的 mismatch——它是所有隔离驱动 IC 的第一级保护。

当功率器件短路时（负载短路、桥臂直通、绝缘失效），它会在 3～10 μs 内被烧毁。控制软件的保护循环（100 μs～1 ms）完全跟不上。DESAT（Desaturation）检测是行业标准的硬件短路保护。

检测原理

DESAT 检测的核心思想是用 $V_{DS}$ 反推电流——MOSFET 正常导通时 $V_{DS}$ 等于 $I_D\times R_{DS(on)}$,很低;短路时 $I_D$ 暴增,$V_{DS}$ 跟着升高(可能升到 $V_{bus}$ 一半以上)。所以监测 $V_{DS}$ 能在不需电流传感器的情况下感知短路。门槛定在 7V 左右:正常导通时不会触及,短路时几个 μs 内必然超过。

DESAT 不直接测电流（测电流需要电阻或霍尔传感器，延迟大），而是监测 $V_{DS}$。

电路实现：$D_{blanking}$ 的作用：正常时 $V_{DS}$ 低，二极管正向导通，$V_{DESAT}$ 被箝位在 $V_{DS}$ + $V_F$，保持低电平。短路时 $V_{DS}$ 高，二极管反偏，$V_{DESAT}$ 被 $C_{blank}$ 通过内部电流源（～500 μA）慢慢充起。充到阈值（～7 V）即触发 DESAT 保护。

$C_{blank}$ 控制的"延时"就是 blanking time，下面详细讲。

Blanking Time — DESAT 的最关键参数

这是一个极其微妙的设计参数：

Blanking time 太短：器件开通瞬间 $V_{DS}$ 还没来得及降下来（正常开通也需要几十 ns～μs），会被误判为短路，导致正常工作下的错误保护——相当于系统瘫痪。

Blanking time 太长：短路发生在开通窗口内的话，等保护触发时已经过了 SCWT，器件已经烧了——保护形同虚设。

实务取值：

• Si MOSFET：2～5 μs（SCWT 长，可以宽松）
• IGBT：4～10 μs（SCWT 最长，可以最宽松）
• SiC MOSFET：1～3 μs（SCWT 只有 3～10 μs，必须紧凑）

SiC 的两难：SCWT 3～5 μs，blanking 1～2 μs，留给保护响应的窗口只有 1～3 μs——这就是为什么 SiC 专用驱动 IC 的 DESAT 响应时间都做到纳秒级。

DESAT 时序图示

DESAT 检测从触发到栅极关断要走四个时间段——blanking time、$V_{DS}$ 上升、检测确认、软关断。关键时序约束是总时间 < SCWT(SiC 仅 3 μs),所以每段都要尽量压缩。下图把四段时序展开,每段的物理含义在下文说明。

软关断（Soft Turn-Off）

DESAT 触发后不能用正常的 $R_G$,off 关断——正常关断 di/dt 太快，关断电感性大电流（短路电流可达额定的 10×）会产生巨大 L·di/dt 过压，直接击穿器件。

软关断：切换到一个更大的 $R_G$（通常 10× 正常值，如 100 Ω）慢慢关断，把 di/dt 从 10 A/ns 降到 1 A/ns。过冲电压减小 10 倍，器件安全度过"最后一刻"。

$R_{Gsoft}$-off 起始值经验法则：SEMIKRON 给出 $R_{Gsoft}$-off ≈ 10 × $R_{Goff}$ 作为第一轮取值，但必须用系统级双脉冲实测校准——既要保证 $t_{psc}$（IGBT 短路承受时间）内完成关断，又不能让关断 $V_{CE}$ 过冲超过 $V_{CES}$ / $V_{DSS}$。如果短路电流峰值 × L_σ × di/dt 算出来的过压已逼近器件耐压，$R_{Gsoft}$-off 还要再加大；实测一把比纸面计算可靠得多。（源：SEMIKRON_Gate_Driver_Basics §4.3）

Infineon 1EDI、TI UCC21750 等高端驱动 IC 都内置独立的 "Soft Shutdown" 路径，DESAT 触发时自动切换。

DESAT 前沿消隐（Leading Edge Blanking）由两级时间常数共同决定：现代驱动 IC（如 TI UCC5870-Q1）内部有固定的 $t_{LEB}$（典型 158 ns）和可编程 deglitch 滤波（90/270 ns 两档），外置 $C_{blank}$ 只是第三级粗调。UCC5870 的总 DESAT 响应从触发到动作 ≈ 160 ns + $t_{DESFLT}$ + RC 充电时间；设计 SiC 驱动时必须把这三段都算进 SCWT 预算里，不能只看 $C_{blank}$。（源：ucc5870-q1 §6.7 Electrical Characteristics）

本质一句话：DESAT 是在器件被烧毁前的 μs 级竞速——blanking time 太短会误报警，太长会救不及；SiC 的 SCWT 这么紧，驱动 IC 的硬件响应时间决定胜负。

驱动电路的 PCB 布局对性能的影响，和功率回路一样关键。三条铁律：

铁律 1：驱动回路最小化

栅极驱动电流回路 = 驱动 IC 输出 → $R_G$ → Gate → 器件内部 → Source → 驱动 IC GND。这个回路必须物理上尽量小，否则：

• 回路电感 $L_g$ 大 → 与 $C_{iss}$ 形成 LC 谐振 → 栅极振荡 → 误开通
• $L_g$ 大 → di/dt 在它上面产生压降 → 扰动 $V_{GS}$

布局要点：

• 驱动 IC 贴近功率器件（< 10 mm 最佳）
• $R_G$ 和去耦电容都就近放置
• 驱动 IC 的 GND 脚用最短路径接到 MOSFET 的 source 脚（或 Kelvin 脚！）
• 避免在驱动回路下方穿功率回路走线（互感耦合）

铁律 2：使用 Kelvin 源极（如果器件支持）

见 MOSFET 页第五节。Kelvin 源极把驱动回路和功率回路在物理上分开，共源电感 $L_s$ 不再共享，栅极电压不被功率电流污染。现代 SiC 封装（TO-247-4、TOLL、LFPAK56）都提供 Kelvin 脚，必须用。

铁律 3：$V_{CC}$ 去耦电容紧贴驱动 IC

驱动 IC 的 $V_{CC}$ 引脚和 GND 引脚之间必须有两个去耦电容：

• 高频去耦：100 nF X7R MLCC，处理纳秒级驱动脉冲
• 大容量去耦：4.7～10 μF 钽电容或 MLCC，维持长时间平均驱动电流

位置：两个电容都紧贴 IC 的 $V_{CC}$ 和 GND 引脚，走线尽量短。高频电容通常放在 $V_{CC}$/GND 引脚的背面（用 via 直连）。

$R_G$ 功率耗散不能被忽视：把栅极电流脉冲近似成三角形，单个栅极电阻的平均功耗 $P_R$,avg = $I_G$,pk² · ($t_p$ · $f_{sw}$ / 3) · $R_G$，其中 $t_p$ ≈ 2 · $Q_G$ / $I_G$,pk。以 SKM400GB12E4 + ±15V 驱动 + 10 kHz 为例，$R_{Gon}$ = 3 Ω 单只电阻平均功耗可达 1～2 W，峰值功耗更高——必须用 MELF 金属膜或多颗并联（分散热点），千万不要用普通 0603 厚膜电阻。（源：SEMIKRON_Gate_Driver_Basics §4.4/4.5）

控制器到驱动的走线规矩（不是玄学）：SEMIKRON 给出几条硬性约束——控制电缆 ≤ 3 m 且必须双绞；控制线与功率线最小间距 30 cm，交叉必须 90°；信号地与功率地只允许在一点汇合（星形接地），避免形成共模环路；信号—功率地之间并一颗 1 nF 陶瓷电容做差模噪声抑制。违反任何一条，SiC 桥臂就可能在额定负载下出现随机 PWM 异常。（源：SEMIKRON_Gate_Driver_Basics §5.1）

把前 9 节的失效模式归一张表——每条对应一个具体保护机制,机制之间互不替代。新人 FMEA 时常误以为"加个 DESAT 就够了",但 DESAT 只防短路,Cross-talk / UVLO / GND bounce 都需要独立机制,缺一炸管的角度不同。

以上汇总了前面所有"坏事"的 FMEA 速查表。使用方法：FMEA 时，把这张表拉出来，每一行都问"我的设计会不会遇到？如果会，预防措施落实了吗？"

以下是半桥驱动电路五大类常见故障及对策，来自 TI High Voltage Seminar 实战经验。

问题 1：VCC 纹波大 / UVLO 反复触发

UVLO 反复触发不是 IC 故障是电源不稳——VCC 抖到阈值附近时 IC 反复关闭/重启栅极,产线表现为 PWM 间歇丢失。根因都集中在 VCC 旁路电容上：容量不足、DC 偏压降容、布局位置远、高温降容。下表给出四类原因的对策,实务上要全部检查不是择一。

问题 2：HO 波形下垂（Bootstrap 泄漏）

HO 下垂表现是高侧栅压在脉冲后期掉低,根因是 Bootstrap 电容存的电荷流失太快——可能是电容自身漏电、$D_{boot}$ 反向漏、上管 $V_{GS,off}$ 不够负让上管浮地不稳定。下表的对策按"减少漏电"组织,实务先查电容选型再查布局。

问题 3：开关节点波形异常（部分充电）

低侧导通时间太短 → $C_{boot}$ 每周期只部分充电 → HB-HS 电压逐周期下降 → 上管驱动不足。对策：减小 $R_{boot}$ 以缩短充电时间常数；保证低侧最小导通时间。

问题 4：寄生参数引起振荡

走线电感 + MOSFET 栅极电容形成 LC 谐振 → 栅极振铃。对策：缩短走线（< 10mm）、适度增大 $R_G$（阻尼振荡）、在栅极串联铁氧体磁珠。

问题 5：dV/dt 噪声导致误开通

高 dV/dt 通过 $C_{GD}$ 耦合到栅极 → $V_{GS}$ 超过阈值 → 误导通。对策：负压关断（−5V）、有源 Miller 钳位、减小 $R_G$,off。

问题 6：NPC 三电平内管 SC 保护与 Active Clamping

在 3-Level NPC 拓扑里，外管（T1/T4）和内管（T2/T3）的切换顺序必须严格"外先内后"，否则中点电位阶跃会让内管承受整段 $V_{DC}$ 而非 $V_{DC}$/2 → 瞬间击穿。SEMIKRON 推荐给内管加 Active Clamping（Zener 二极管链从集电极接回栅极）——当 $V_{CE}$ 超过 Zener 击穿电压时自动把栅极拉起，让 IGBT 重新部分导通以钳位 $V_{CE}$。短路保护只放外管（T1/T4 desat 检测即可覆盖所有相-相短路电流路径），内管通过软关断序列保护——"DESAT 检测在外管 + Active Clamp 在内管"是 3-Level 驱动的主流工程方案。（源：$SEMIKRO{N}_3$-Level §4.1 & §7）

GaN FET 没有体二极管——死区时间内电流通过第三象限导通（自换流），导致 HS 出现大的负电压（远大于 Si MOSFET 的 0.7V 体二极管压降）。这个负电压通过 bootstrap 回路给 $C_{boot}$ 过充，可能超过 GaN 栅极耐压（通常 6V）而损坏器件。

六种防护方法：

设计核心：GaN 半桥的 bootstrap 设计不能照搬 Si MOSFET 经验——必须评估死区期间 HS 负压幅度，选择合适的过充防护方案。

拿到一颗器件，设计一条栅极驱动链路的九步流程：

• 确定器件类型和工作条件：Si / IGBT / SiC / GaN？$V_{bus}$？$f_{sw}$？hard or soft switching？

• 确定驱动电压 $V_{GS}$,on / $V_{GS}$,off：查器件手册，SiC 必须 +18/−5。

• 从 $Q_g$ 曲线算 $I_G$ 需求：目标 $t_{sw}$ → $I_G$,avg = ($Q_{gs2}$+$Q_{gd}$) / $t_{sw}$，峰值按 2～3× 取。

• 选驱动 IC：按峰值 $I_G$、隔离方案、保护功能筛选。SiC 看 Infineon 1EDI、TI UCC21750、Rohm BM6104FV-C 等。

• 决定隔离方案：

  • 单相低压 → bootstrap
  • 三相中压 → 数字隔离器 + bootstrap 或隔离 DC/DC
  • SiC 高压高频 → 隔离 DC/DC + 数字隔离器（最顶配）

• 算 $R_G$：先取 $R_G$,on、$R_G$,off 初值，用仿真或经验公式验证 dV/dt、过冲、损耗是否在预算内。SiC 常常需要三段式。

• 是否需要 Cross-talk 防护：SiC 桥臂 → 必须负压 + Miller 箝位。

• 设计保护链路：UVLO 阈值、DESAT blanking、软关断 $R_G$、OTP 方案。

• PCB 布局校验：驱动回路面积、Kelvin 源极连接、去耦电容位置、避免与功率回路互感耦合。

常见新手陷阱：

• 用 Si MOSFET 驱动方案驱动 SiC（0 V 关断、无箝位）→ 1 kHz 工作时没事，50 kHz 一上电即炸
• Bootstrap 用 95%+ 占空比 → 上管驱动塌陷 → 炸管
• 光耦 + SiC → 相位误差 10° 级，控制环路发散
• $R_G$,off = $R_G$,on → 关断过冲大、Cross-talk 风险高
• 驱动 IC 的 GND 接 power GND 而不是 Kelvin 点 → di/dt 污染驱动波形

• 栅极驱动的三难困境：快 vs 稳 vs 简单——SiC 的工作点逼近三角形中心，三个维度都必须同时应对。
• 驱动 IC 的四大功能缺一不可：驱动电流、驱动电压、电气隔离、故障保护。
• Cross-talk 的物理本质：$V_{GS}$,noise ≈ $C_{gd}$ · dV/dt · $R_G$,eff；SiC 的高 dV/dt + 低 $V_{th}$ 让它变得致命，必须用负压 + 低 $R_G$,off + 有源 Miller 箝位三板斧。
• 隔离方案：光耦已过时，数字隔离器是现代首选，SiC 高端用隔离 DC/DC + 数字隔离器的组合。
• Bootstrap 简单但不支持 100% 占空比，$C_{boot}$ ≥ $Q_g$ / ΔV_allow。
• 三段式驱动用"时间换平衡"——关断过程三阶段用不同 $R_G$，在损耗、过冲、EMI 之间取最优。
• UVLO 防止 $V_{GS}$ 不足导致"半开态热失控"；SiC 阈值需要更高（12～13 V）。
• DESAT 是 μs 级硬件短路保护；blanking time 在"防误报" vs "留足响应窗口"之间精确权衡；SiC 的 blanking 最紧（1～3 μs）。
• PCB 三铁律：最小化驱动回路、用 Kelvin 源极、$V_{CC}$ 就近去耦。
• 失效图谱 10 行是驱动电路 FMEA 的完整起点。

系统教程

• TI — SLUA618: Fundamentals of MOSFET and IGBT Gate Driver Circuits（经典入门）
• HIGH FREQUENCY MOSFET GATE DRIVERS technologies and applications
• SEMIKRON — Application Note: Gate Driver Basics（2021）

SiC 专题

• Infineon — Silicon Carbide MOSFETs using EiceDRIVER Advanced Gate Drive Options
• 中文 — IGBT和SiC栅极驱动器基础知识
• 中文 — 三段式门极驱动抑制MOSFET关断过冲振荡的研究

集成驱动 IC 数据手册

• Infineon — EiceDRIVER 1EDI302xAS / 1EDI303xAS Application Notes
• ST — AN2738: L6390 Half-Bridge Gate Driver
• TI — UCC21520/UCC21750 datasheets（SiC 专用）

由 feed.py 每日自动追加；来源见各条链接。

• 2026-04-16 IGBT/MOSFET 高边/低边栅极驱动器 — 该系列栅极驱动器用于驱动 N 沟道 MOSFET 或 IGBT 的高边和低边，采用自举方式。提供了产品选型入口，但缺乏具体的技术细节。
• 2026-04-16 电池管理系统(BMS)用非绝缘型栅极驱动器 — 该文档是罗姆公司用于电池管理系统（BMS）的非隔离型栅极驱动器产品页面，提供产品参数搜索和设计资源。页面允许用户根据参数筛选并查找适用于BMS的非隔离栅极驱动器解决方案。
• 2026-04-18 PCB Layout Considerations for Driving Power MOSFETs, IBGTs, SiC MOSFETs — 驱动功率器件（MOSFETs, IGBTs, SiC MOSFETs）时，PCB布局需着重考虑减小驱动回路的寄生电感、优化开关速度和降低噪声；关键在于缩短驱动器到功率器件栅极的距离，并合理设计电源和地平面，以实现最佳性能。
• 2026-04-20 How can we Increase DESAT Charging current for faster Short-circuit detection time in UCC217xx and ISO5x5x? — 要点：通过提升UCC217xx系列和ISO5x5x隔离器的DESAT充电电流，可显著缩短短路检测响应时间，从而提升功率模块的保护速度。实现方式包括增大内部充电电阻或外接电阻以提高充电电流，同时需注意对内部MOSFET的栅极电压上升率和电流峰值的影响。实验表明，DESAT电流提升至约200µA可将检测时间从30µs降低至约15µs。该方法主要适用于需要快速…

• ← 索引
• MOSFET 技术 — $R_G$、Miller 平台、$C_{gd}$、Kelvin 源极的器件物理基础
• SiC 器件（Silicon Carbide Devices） — 为什么 SiC 驱动特殊
• IGBT 技术 — IGBT 驱动的特殊性（负压、DESAT 时序）
• 功率电子学（Power Electronics） — 变换器拓扑里驱动的角色
• EMC 与绝缘配合 — 驱动电路对系统 EMI 的影响
• 保护器件（TVS / ESD / 过压保护） — 外置保护与驱动 IC 保护的配合
• 逆变器栅极驱动 IC — 主驱逆变器级的驱动 IC 选型、五厂商产品对比、ASIL D 安全诊断、800V SiC 特殊约束
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• 安全机制目录 — DESAT / soft-off / UVLO / STO 在 SM catalog 第 4 节,SiC SCWT < 2 μs 必须硬件 SM
• SEooC — UCC21750 / 1EDI3035AS 都是 SEooC ASIL D 栅极驱动 IC
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