电源设计（Power Supply & LDO/Charge Pump）

LDO 本质是闭环线性稳压——通过 pass FET 的阻抗动态调节,把多余压差消耗在 FET 上。这就是 LDO 效率低的物理来源——多余压差直接发热,效率 = $Vout/Vin$。

反馈关系：

$Vout=VREF\cdot (1+(R1)/(R2))$ 误差放大器让 V_− = $VREF$，从而 $Vout$ 被钳位在设定值。

理想效率（忽略 Iq）：

$\eta =Vout/Vin$ 实际效率（考虑静态电流 Iq）：

$\eta =(Vout\cdot Iout)/(Vin\cdot (Iout+Iq))$ 热耗：

$Pdiss=(Vin-Vout)\cdot Iout+Vin\cdot Iq\approx (Vin-Vout)\cdot Iout(\text{负载主导})$ 结温估算：

$Tj=Ta+Pdiss\cdot R_{\theta },JA$ 示例：$Vin$ = 5 V，$Vout$ = 3.3 V，$Iout$ = 200 mA，Iq = 1 mA：

若用 SOT-23 封装（$Rth$,ja ≈ 250 K/W，$Ta$ = 25 °C）：

$Tj=25+0.345\times 250=25+86=111{}^{\circ }\text{C}$，接近极限！ 更大电流会超限。LDO 是小电流小压差的专属——大电流大压差场合必须换 DC/DC。

老式 LDO（PMOS Pass FET + 典型 2～3 级放大）的环路传递函数里有一个主极点（由输出电容 $Cout$ 和负载阻抗决定）和次级极点（误差放大器和调整管栅极）。

要保证稳定性，必须让输出电容的 ESR 零点在交越频率附近提供相位提升。电容的 ESR 决定了这个零点的位置：

$fzero=(1)/(2\pi \cdot ESR\cdot Cout)$ 老式 LDO 的 ESR 约束：

• 陶瓷电容 ESR 太低（< 10 mΩ）→ 零点超过交越频率 → 相位不够 → 振荡
• 铝电解电容 ESR 太高（～100～1000 mΩ）→ 零点在合适位置 → 稳定
• 钽电容（100～500 mΩ）→ 刚好 → 推荐

早期 LDO 数据手册会画出"稳定 ESR 范围" —— 典型是 0.2～2 Ω 的狭窄区间。

现代 LDO（如 LDO 系列 LT3080、TLV7xx、ADM7xxx）用不同的内部补偿，不再依赖外部 ESR：

实现方式：

• 内部主极点补偿：在误差放大器内部用 Miller 补偿，产生主极点
• 直接用陶瓷电容：低 ESR 不再是问题
• 快速瞬态响应：典型负载阶跃响应 < 10 μs

实务：选新设计时一定用无 ESR 约束的现代 LDO。数据手册会明确标注 "stable with ceramic output capacitors" 或 "no minimum ESR required"。

LDO 5 个核心规格决定能否选用——dropout 电压(决定输入余量)、PSRR(电源抑制)、噪声(影响 ADC 链路)、瞬态响应、静态电流。每个应用敏感不同维度。

说明：压差 = $Vin$ − $Vout$ 最小值；静态电流 = 空载电流；负载调整 = 负载变化引起 $Vout$ 变化；线性调整 = 输入变化引起 $Vout$ 变化；PSRR = 电源纹波抑制（强频率依赖）。

PSRR（Power Supply Rejection Ratio）告诉你输入纹波有多少比例被传到输出。LDO 的 PSRR 是强频率依赖——低频接近 80 dB，超过反馈环带宽后急剧下降，到开关纹波频段（100 kHz~1 MHz）已所剩无几：

高频 PSRR 为什么差：LDO 的反馈环路带宽有限（通常 10 kHz ～ 1 MHz），高于带宽的纹波无法被抑制。

含义：LDO 对开关电源纹波（100 kHz ～ 1 MHz）的抑制效果并不好。想进一步降噪，需要：

• 选高 PSRR LDO（如 LT3045 在 1 MHz 处 PSRR > 40 dB）
• 在 LDO 前加 LC 滤波器
• 或者用超低噪声 LDO（ADM7150、LT3045）做模拟电路专用供电

LDO 热管理的典型陷阱（见 热管理 第七节）：

5 V → 3.3 V @ 500 mA：

$P=(5-3.3)\times 0.5=0.85W$ 用 SOT-23（$Rth$,ja = 250 K/W）：$Tj$ = 25 + 212.5 = 237.5 °C → 炸

解决方案：

• 换大封装（SOT-89，$Rth$,ja ≈ 100 K/W）→ $Tj$ = 110 °C ✓
• 改用 Buck DC/DC（90% 效率，$Ploss=Pout(1-\eta )/\eta \approx 1.65\times 0.1/0.9\approx 0.18$ W）→ $Tj\approx 25+0.18\times 250\approx 71$ °C ✓✓
• 用两颗 LDO 并联分担电流

工程原则：压差 × 电流 > 0.5 W 就考虑换 DC/DC，这是 LDO 的经济界线。

环路补偿用控制理论的传递函数视角看——开关电源是一阶低通(LC 滤波),反馈环加补偿器后变成二阶或三阶。目标:在带宽内增益高、相位裕度 > 45°。

一个典型的 Buck 变换器闭环：

环路增益：

$T(s)=Gc(s)\cdot Gp(s)\cdot \beta$ 设计目标：

• 交越频率 $fc$（|T| = 1 的频率）尽量高 → 快速响应
• 相位裕度 PM > 45° → 不振荡
• 增益裕度 GM > 6 dB → 鲁棒性

电压模式 Buck：

$Gp(s)=(Vin)/(Dmax)\cdot (1+s/{\omega }_{zesr})/((s/{\omega }_0{)}^2/Q+s/{\omega }_0+1)$

• ${\omega }_0=1/\sqrt{LC}$：LC 谐振极点
• ${\omega }_{zesr}=1/(ESR\cdot C)$：输出电容 ESR 零点

相位：在 ω_0 处相位骤降 180°（LC 双极点），这是电压模式 Buck 的核心挑战。

峰值电流模式（PCM）Buck：

$Gp(s)\approx Rload\cdot (1+s/{\omega }_{zesr})/(1+s/{\omega }_p)$ 内环电流反馈把 LC 极点变成单极点，简化了补偿。

补偿器主要 3 种类型——Type I(单极点)、Type II(单极零点)、Type III(双极零点)。选用按拓扑和模式:Buck/Boost VMC 用 Type III,Buck PCM 用 Type II 简单。

Type II 是 PCM 模式的主流补偿器——一个零点 + 一个高频极点。零点在 $fp/3$ 附近抵消 LC 低频极点,高频极点抑制噪声。下面给具体设计。

电路（运放反相配置）。

零极点：

设计步骤：

• 选交越频率 $fc$：通常 $fsw$/5 ～ $fsw$/10
• 零点位置：$fz$ = 0.5 × $fc$（提前补偿相位）
• 次级极点：$fp2$ = 0.5 × $fsw$（抑制高频噪声）
• 调整 DC 增益 → 使 $fc$ 处 |T| = 1

需求：PCM Buck，$Vin$ = 12 V，$Vout$ = 3.3 V，$Iout$ = 2 A，$fsw$ = 500 kHz。

功率级参数：

• L = 10 μH
• $Cout$ = 47 μF，ESR = 10 mΩ
• $Rload$ = 3.3/2 = 1.65 Ω

PCM 传递函数：

目标 $fc$ = $fsw$/10 = 50 kHz。

补偿器零点：$fz$ = $fc$/2 = 25 kHz。

次级极点：$fp2$ = $fsw$/2 = 250 kHz。

具体元件值（取 $Rf=10k\Omega$；中频增益定 $Rc\approx 2Rf=20k\Omega$）：

验证：用 LTspice 或 SIMPLIS 画 Bode 图，确认 PM > 60° @ 50 kHz。

实际设计工具：TI Webench、ADI LTPowerCAD 都可以自动生成补偿网络——手工设计现在很少。

电压模式 Buck 的功率级在 $f0$ 处相位掉 180°，Type II 的 90° 提升不够——必须用 Type III。

Type III 的四个额外参数：两个零点在 $f0$ 附近（补偿 180° 相位损失），两个极点在 $fzesr$ 附近（抑制高频噪声）。

结构：比 Type II 多一个 R-C 串联支路在反馈电阻上。

设计难度：比 Type II 复杂得多，不推荐手工设计——必须用工具。

1 负载调整率（Load Regulation）

$\Delta Vout/\Delta Iout(\text{单位}:\text{mV/A}\text{或}\%)$ 稳态下，负载电流变化引起的输出电压变化。数值越小越好。典型 LDO 约 0.01 %/mA，开关电源约 0.1 %/A。

2 线性调整率（Line Regulation）

$\Delta Vout/\Delta Vin(\text{单位}:\%/\text{V}\text{或}\text{mV/V})$ 稳态下，输入电压变化引起的输出电压变化。LDO 约 0.01 %/V，开关电源约 0.1 %/V。

3 瞬态响应（Load Transient Response）

动态性能：当负载突然从 0 跳到 1 A，输出电压的暂时下冲多少，多久恢复。

交越频率 $fc$ 越高，瞬态响应越快。这就是为什么电源设计追求高带宽——不只是精度，也是响应速度。

实测方法：用电子负载产生阶跃负载（如 500 ns 上升沿，0 → 1 A），示波器测输出。

恒定导通时间（COT, Constant On-Time）控制：每个开关周期的 on-time 固定，off-time 由输出电压反馈决定。结构极简，瞬态响应极快（几个开关周期恢复）。

TI TPS5xxx 系列、Analog Devices LTC3854 等是 COT 代表。笔记本电脑 CPU 电源几乎都用 COT——因为 CPU 负载阶跃变化快。

连续导通模式下，同步 Buck 的第一条热链来自导通时间分账，而不是器件名义角色。占空比先决定电感电流在一个周期里有多少时间流经高边和低边，因此低压大电流设计里，低边往往比高边更容易先碰到热上限。

这几条式子对应的工程判断很直接：12 V -> 1 V 这类小占空比场景里，低边承流时间远长于高边，所以即使两颗管的室温导通电阻接近，热瓶颈也常常先落到低边；48 V -> 24 V 这类中高占空比场景里，高边导通份额抬高，损耗分布才会重新接近平衡。同步 Buck 因而不能只比较两颗管的室温毫欧数，而要先按占空比窗口重新分配余量。

第二条损耗链来自开关节点的大电压摆幅。典型同步 Buck 里，高边负责把开关节点从续流状态拉向 $Vin$，也负责把这段母线电压再交还给低边续流路径，所以电压电流重叠通常先集中在高边。

只要低边在换流瞬间先由 Schottky 或体二极管把节点钳在较低正向压降附近，低边 MOSFET 的开通就更接近低 $VDS$ 接管，其重叠损耗往往显著小于高边。这也是很多低压高频 Buck 里高边先吃开关损耗、低边先吃导通损耗的根本原因。

但低边并不能因此不记账，因为体二极管仍会通过两条路径把效率和应力重新打回系统：

• 死区续流期间的 $VF\cdot I$ 会直接变成热。
• 高边再次开通时，低边体二极管的 $Qrr$ 会把额外电荷打回高边开通窗口，抬高尖峰电流和 $Eon$。

所以要不要外并 Schottky，本质上不是多放一颗器件，而是要不要继续让低边体二极管长期承担死区损耗和恢复应力。

同步 Buck 的第三条失效链不是器件本身太慢，而是驱动器根本搬不动目标 MOSFET 的栅电荷。$Ciss$ 只给了某个偏置点下的等效电容，而真实换流过程经历的是充到平台、跨过 Miller 平台、再继续拉高栅压的分段充电，因此更稳的估算起点应当是 gate-charge 曲线。

平台电压 $Vpl$往往需要从 gate-charge 曲线反推；而Q1大致对应 Miller 平台阶段，也正是VDS快速变化、最容易拉长换流时间的一段。给定目标换流时间ts` 后，driver 需要提供的平均栅流可先写成：

若驱动器输出级主要体现为有限输出电阻，还可以继续用一阶粗估：

这组近似的价值不在于替代双脉冲测试，而在于它能在原理图阶段先回答三件事：controller 内置驱动到底推不推得动目标 MOSFET，把 Q_G 降一半与把 $Rdrive$ 降一半哪一个更敏感，以及为什么同样是 5 V 或 10 V 驱动，不同平台电压的 MOSFET 开关速度会差很多。

同步 Buck 的器件签收，关键不是先调波形，而是先把三条主链按顺序算清。顺序对了，死区、EMI 和波形细调才不会变成盲目试错。

• 先按占空比拆高边和低边的导通损耗，而不是先比较室温 R_{DS(on)}。
• 再按 Q_G、平台电压和 driver 输出阻抗估算换流时间，而不是直接把 $Ciss$ 当成快慢排行榜。
• 最后才进入死区、Schottky、EMI 和波形调参，因为这些现象本来就是前两条链的外显结果。

更细的 Miller 平台、$Qgd$、误开通与 body-diode 恢复机理，可继续回到 MOSFET 技术 深读。

regulator 面对的通常是整流后仍然脏、负载又会剧烈变化的输入母线，所以它优先交换的是输出电流能力、dropout、热可靠性和短路保护；reference 则往往站在某条次级稳压轨之后，目标不是再给大负载供能，而是给 ADC 与混合信号设计、比较阈值链、温度测量和偏置网络提供一把稳定的尺子。也正因为它承担的是标尺而不是功率通道，precision reference 往往只愿意输出几 mA 量级电流，以避免偏置电流过大把自热、自身温漂和长期漂移一起推高。

工程上区分两者，最实用的方法不是盯器件名字，而是看它在强调什么：若重点是输出电流、效率、散热和保护，它更像 regulator；若重点是 ppm/°C、低频噪声、long-term drift 和低自热，它更像 reference。这一层边界一旦混掉，后级模拟链即使公式都对，系统误差预算也会先从标尺端失守。

对普通供电轨，线性调整率、负载调整率和纹波抑制常常只是“稳不稳”的粗指标；但对 reference，它们直接对应误差怎样漏进系统标尺，因此必须按误差预算来理解，而不是只看一个典型值。最常用的四个静态指标可以统一写成：

这里的 line regulation 说明输入扰动会不会穿透到标尺上，load regulation 说明 reference 还残留多少输出阻抗，RRR 说明低频整流纹波会不会直接漏进模拟供电链，温度系数则回答这把尺子会不会随环境漂移。对 precision reference，还必须额外看 0.1 Hz~10 Hz 低频噪声和 ppm/1000 h 长期稳定性，因为慢速测量、积分型前端和长期校准最先败在这两条链上，而不是败在名义输出值本身。

最简单的 shunt reference 只有串联电阻和一只反向击穿二极管，但它已经把稳压设计的主矛盾暴露得很彻底：你希望击穿区的 I-V 曲线尽量陡，这样输入和负载扰动才不容易折回输出；可真实器件总会带着动态电阻和自热，于是稳压能力会重新退化成一个具体的斜率问题。把齐纳在工作点附近线性化后，可写成：

于是输出电压不再只是某个名义击穿值，而会同时受输入电压、串联电阻和负载电流牵引。把这一层显式写开后，最关键的两个结果是：

这两条式子把结构性边界说得很清楚：若想让线性调整率更好，就要把 r_z 压小或把 R_s 放大；但 r_z 变小通常意味着更高偏置电流和更强自热，而 R_s 变大以后，最坏输入和最重负载下又更容易把齐纳拉出击穿区。也就是说，纯齐纳分流参考可以极简、便宜，也适合做局部低成本标尺，但很难同时兼顾低功耗、较强带载和高精度。

现代 reference 的核心改进，不是把“参考二极管”做得绝对完美，而是先找一只足够稳定的内部标尺，再用高增益误差放大器把这把尺子复制到输出。对自稳压参考，最基本的闭环关系就是：

一旦把反馈系数写成

reference 的 load regulation 就不再只是齐纳自身的动态电阻，而会近似退化成闭环输出阻抗：

同样地，line regulation 也不再只由参考器件决定，而会直接把 运算放大器与模拟设计 里的 PSRR 和 CMRR 翻译成输出漂移：

这条闭环视角很重要，因为它说明 reference 设计从来不是“找一只稳定二极管”这么简单，而是要同时预算参考核心、运放失调、反馈电阻比、自热和电源抑制。与此同时，闭环成立还有两个先决条件不能省略：一是 dropout，

若输入 headroom 不够，误差放大器会先撞到输出摆幅边界；二是 start-up，自偏置 reference 若没有显式启动路径，就可能在上电时卡在错误平衡点，明明电路没有坏，却始终进不到正确工作区。

9.4.1 从热补偿齐纳到 bandgap：温漂补偿本质上是 CTAT 与 PTAT 相消

reference 真正难的不是先得到一个电压，而是让这把尺子不随温度乱漂。热补偿齐纳的思路，是把一条负温漂的 pn 结正向压降和一条正温漂的雪崩击穿压降配在一起，让一阶温漂互相抵消；bandgap 则把这件事推到更系统的形式：用一项 CTAT 的 $VBE$ 和一项 PTAT 的热电压组合成近零温漂输出，写成公式就是

其中

于是 n 决定原始的 PTAT 大小，电阻比决定 PTAT 权重，最终系统电压自然落到约 1.2 V 附近。也因此，bandgap、PTAT 温度传感器和大量片上 bias generator 其实共享同一条物理根：不是先有“神奇的 1.2 V”，而是先有一条负温漂量和一条正温漂量，再通过闭环把它们配平。

regulator 的自保护只能保证 pass 器件别先烧掉，并不保证负载一定看到了合格电压，也不保证 MCU 会在母线塌掉之前收到预警。supervisor 的价值，就是把 bandgap、UV/OV 门限、延时和迟滞合成一颗专用监控链，让系统先分清楚“这是一个短暂尖峰，还是一个已经持续到必须动作的故障”。若把门限都写成参考电压的分压形式，则有：

而延时与迟滞则可分别压缩成：

这几条式子背后的系统意义，比具体芯片型号更值得保留：OV/UV 先用分压器定义窗口，再用延时把“越线”和“持续越线多久”拆开，最后用迟滞防止门限附近来回抖动。对数字系统来说，最关键的输出通常不是单纯 reset，而是 PFAIL 一类提前告警，让 MCU 还有时间保存状态、关断执行器并进入安全态；否则真正的问题不是电源坏了，而是电源坏之前系统来不及做任何有序收尾。

把 reference、误差放大器和 pass device 接成线性稳压器以后，系统就从“做一把尺子”变成了“拿这把尺子去搬电流”。这时最先封顶的往往不是环路公式，而是热路，因为串联调整管的耗散近似就是

稳态结温再由

直接给出。也就是说，7805、LM317 这类器件的额定输出电流从来都不是无条件成立的器件属性，而是输入压差、环境温度和散热路径共同决定的系统结果。电流限制、SOA 保护和热关断之所以重要，也不是为了让 datasheet 更好看，而是因为保护链本质上都在做同一件事：一旦故障到来，就优先偷走 pass 器件的驱动能力，先把功耗压下来，再谈能否恢复调节。

把这一节和前面的 LDO、线性调整率、热陷阱以及失效模式图谱一起看，会更容易得到一个稳定判断：能量变换、系统标尺和失效监控并不是三套无关电路，而是同一条电源系统在不同层级上的三次闭环。前级没有把电压送对，后级 reference 站不稳；reference 站不稳，ADC 和阈值链的判断就不可信；supervisor 再缺位，系统即使看见故障，也未必来得及安全退出。

设计的第一道门不是选器件,而是把效率目标翻译成一个可分配的损耗额度:所有器件的损耗之和必须落在这个额度内,否则效率目标就是空话。功率预算(SLUA560 eq 1):

这 150 W 就是后面每一步"能花的钱"。2 kW/93% 看着效率高,但 150 W 热量集中在一块巴掌大的板上,且 143 A 输出电流让二次侧同步整流 + 磁性铜损注定吃掉大头——这一句就决定了后面 SR 要并多少管、要不要水冷。预算法的纪律:每选完一个器件就从 Pbudget 里减去它的损耗,实时看余量是否还为正(SLUA560 全篇就是这么递减核账的)。

400V→14V 是一个约 28:1 的大降压比,且高压母线与 14V 车身地之间必须电气隔离(安全 + 共模),这两条硬约束一上来就砍掉了大半拓扑。Buck 不隔离、直接出局;Flyback 靠气隙变压器储能,单管应力和磁芯体积到 ~150W 就撞顶,做不了 2 kW;Forward 要复位绕组、利用率低;LLC 效率极高但 14V/143A 的宽负载稳压 + 谐振腔设计更难收敛。

PSFB(相移全桥)是这个功率段 + 400V 输入的甜点:全桥一次侧用漏感/垫整(shim)电感与开关管 Coss 谐振,实现零电压开通(ZVS)——在 400V 母线上把开通损耗几乎全回收,这是它能上 kW/高效率的物理根;变压器同时给出隔离与变比;相移(phase-shift)调两条桥臂的相位差来调有效占空比、稳输出。代价:多一只输出电感、轻载丢 ZVS(需变频/降载补救)、漏感造成占空比丢失(duty-cycle loss)。详见 PSFB 专题。

选定 PSFB 后,磁性设计要同时定两个磁件,而它们的气隙哲学正好相反——这是新手最容易混的一点。先定变比:按最低输入电压下留出占空比余量(取 Dmax = 0.70,给掉电保持留头),Vrdson ≈ 0.3 V 为器件压降的集总估值(SLUA560 eq 5):

回代核占空比(eq 6):标称 400V 处 $Dtyp=(14.3\cdot 16)/(400-0.6)=0.573$;最低 340V 处 $Dmax=228.8/339.4=0.674<0.70$ ✓,留了掉电头。

变压器:高 Lmag、不留气隙。 PSFB 变压器是耦合器件不是储能器件——你要它励磁电流尽量小,好让电流采样干净(峰值电流模式下励磁电流是叠加在采样上的斜坡)。最小励磁电感(eq 8,$\Delta ILout=Pout\cdot 0.2/Vout=28.6$ A 为输出电感纹波峰峰):

要 1.9 mH 的高电感 → 用高 µ 铁氧体、几乎不开气隙(气隙会降 Lmag、抬励磁电流)。

输出电感:必须留气隙。 它是真正的储能电感(eq 45):

气隙靠 B 限反推:取 N = 3 匝(大电流少匝)、Bmax = 0.3 T(铁氧体拐点),则有效磁芯面积 $Ac=LoutIpk/(BmaxN)=2.2\mu \cdot 157/(0.3\cdot 3)\approx 384{\text{mm}}^2$,气隙(µ0 = 4π×10^-7 H/m):

这 27 mJ 储能全部落在那 2 mm 气隙里——这正是两个磁件的分工:变压器无隙、只搬能量;电感有隙、才能在 157 A 峰值下不饱和地存住能量。想缩气隙就减匝数、换更大磁芯(能量守恒,躲不掉)。磁性细节见 磁芯 与 变压器设计。

低压大电流轨的输出电容有一条反直觉的现实:定容量的往往不是纹波,而是负载瞬态。电感把电流爬到新负载需要时间,这段时间的电荷缺口只能由电容补,所以电容量随负载阶跃和电感值一起被抬起来。先算电感对 90% 负载阶跃的爬升时间(eq 50):

ESR 与容量两条准则(eq 51、52,Vtran = 700 mV):

37 mF ——一个吓人的数,但对 143 A + 700 mV 瞬态就是硬需求。这解释了为什么服务器 VRM、CPU 供电、EV 低压轨的输出端总是一大片电解 + 陶瓷并联:大电流轨的电容由瞬态定,且大得惊人。电容需扛的 RMS 纹波电流只有 $\Delta ILout/\sqrt{12}\approx 8.3$ A,故选低 ESR 多电容并联(电解压低频 + 陶瓷压高频),而非单只大容量。

有了功率级,补偿器要在稳定的前提下尽量快。峰值电流模式把 LC 双极点拆开,但采样效应留下一个位于 $fsw/4$ 的双极点(SLUA560 eq 106);穿越频率取它的十分之一以留足相位(eq 110):

用 Type-II(跨导误差放大器 + Rf/Cz/Cp):Cz 在 $fc/5\approx 500$ Hz 放一个零点补相位、Cp 在 $2fc=5$ kHz 放一个极点抑噪(eq 113、115)。相位裕度目标 > 45°;照 SLUA560 流程走,理论穿越落在 ~fsw/40、PM > 90°——极其保守。

为什么这里穿越这么低(fsw/40),而 buck 页 的 PCM 能推到 fsw/10(43 kHz)? 因为本设计第 3 步那 37 mF 巨量输出电容 + PSFB 输出 LC 把功率级极点压得很低,可用带宽被从根上卡死,只能牺牲带宽换裕度。带宽低 → 瞬态没法靠环路快速纠正 → 只能靠大电容硬扛下冲——第 3 步的大电容与第 4 步的低带宽互为因果,这是隔离大电流电源的典型闭环取舍。补偿器数学见 补偿器设计 与 变换器 AC 建模。

最后两道门在系统层。掉电保持(holdup):AC 断电后 PFC 母线开始跌,DC-DC 必须撑住 20 ms(一个工频周期量级)让 MCU 有序退出。能量必须存在高压母线(400V 处 ½CV² 的能量密度远高于 14V 输出侧),关键是先定"还能稳压的最低母线电压" Vdrop——它由最大占空比钳位 Dclamp(ZVS 延时占掉一段,eq 75 ≈ 0.94)决定(eq 76):

母线只要不跌破 244 V 就还能稳压。保持电容(能量式 ½C(Vnom² − Vdrop²) = Pout·thold/η,即 SLUA560 eq 77 的一线周期保持推广到 20 ms):

核能量:$\frac{1}{2}\cdot 1\text{mF}\cdot (400^2-244^2)=50.2$ J,而 20 ms 需 $Pout\cdot thold/\eta =43$ J,50.2 > 43 ✓。

这是最常被算错的一条门:若图省事按标称最小 340V(而非真实 dropout 244V)定,$Chold=2\cdot 2000\cdot 0.02/(0.93\cdot (400^2-340^2))\approx 1.94$ mF——大一倍多、体积成本翻番。holdup 电容的命门是真实 Vdrop(由 Dclamp/变比决定),不是规格书上的标称最小。 让变比在 Vinmin 处留占空比余量(第 2 步 Dmax 0.674 < 0.70)不只是稳态需要,正是为了把 Vdrop 压低、省下这块大电容。

热门:把 150 W 预算分账,143 A 让二次同步整流 + 磁性铜损吃大头:

热的现实:143 A 输出,SR 阵列(选 80V/~2 mΩ ×12 并联,$VdsSR=2Vinmax/a1\approx 51$ V,留 80V 耐压)必须坐在冷板 / IMS 上,按 $Tj=Ta+Psr(\theta JC+\theta CA)$ 核结温——车规环境 Ta 85–105°C,单管几瓦就逼近 150°C 结温上限,故 EV DCDC 普遍水冷冷板。一次 FET 需 $Vds\ge 410$ V(取 650V CoolMOS)、$Ipk\approx 12$ A($Ipp=(Pout/(Vout\eta )+\Delta ILout/2)/a1+\Delta ILmag\approx 11.7$ A)。热网络与降额见 热管理。

worked design 给的是标称点;真投产要守住工作空间边界与几条"看着对、实则咬人"的地方,逐条对照:

• 变比在 Vinmin 处留占空比余量:Dmax ≤ 0.70(本设计 0.674),不是为稳态,是为把 holdup 的 Vdrop 压低——第 2 步和第 5 步是同一件事的两端。
• 变压器别开气隙、输出电感必须开:两个磁件的气隙哲学相反;给 PSFB 变压器开隙 = 抬励磁电流、糊掉电流采样,是经典错误。
• holdup 按真实 Vdrop、不按标称最小:算错这条电容体积/成本直接翻番(§10.6)。
• 轻载丢 ZVS:PSFB 在 ~50% 负载以下丢零压开通、开关损耗突增;需变频 / burst / 降 shim 电感补救(与 同步整流 的轻载反灌一并考虑)。
• 占空比丢失(duty-cycle loss):一次漏感使有效占空比 < 名义值,变比/Dmax 要预留这部分,否则 Vinmin 处稳不住 14V。
• 大电流路径 IR 不是小数:143 A 过母排/连接器/焊点,1 mΩ = 20 W,布局与铜厚和器件同等重要(见损耗表末行)。
• 输出电容由瞬态定、且量大:37 mF 不是纹波要求而是瞬态要求;别用纹波准则去砍它。
• 穿越频率低是果不是因:大输出电容压低带宽,别硬推 fc 求快——会撞 fsw/4 采样极点失稳(§10.5)。