逆变器栅极驱动 IC（Inverter Gate Driver）

当项目目标是标准 traction inverter、auxiliary inverter 或 EESM exciter 的快速量产时，driver 的核心任务不是暴露尽可能多的寄存器，而是把隔离、短路保护、供电监控和安全动作压进一个足够小、足够稳的前端。1EDI302x/303x 的竞争力正来自这里：它用固定好的保护窗口和 fast pins / PWM data stream，省掉的不是几项配置，而是配置管理、失配校准、隔离通信与功能安全软件验证的一整段工作量。

因此，预配置路线不是“低配版”，而是在量产导向项目里主动冻结一部分自由度，用可验证性和量产节奏换极限可调性。

1EDI302x/303x 家族内部的 SKU 差异，不该按“型号尾号不同”去记，而要按器件技术、故障检测入口、观测能力三条边界去读。这样看时，它的意义就很清楚：在同一封装和同一版图基础上，通过器件替换完成 IGBT、SiC 和不同保护链的切换，而不是每换一条功率路线就重做底层驱动板。

无论具体 SKU 怎么分化，这条 family 的基线能力是稳定的，而这恰好说明 Infineon 认为哪些能力属于逆变器主驱的“必选项”：

• reinforced isolation，满足 VDE 0884-17，VIORM = 1767 Vpeak，VIOTM = 8000 V
• CMTI > 150 V/ns，并内置 active Miller clamp
• VCC1 / VCC2 / VEE2 供电监控、gate / output stage monitoring、primary-to-secondary supervision
• primary-side 与 secondary-side 的 safe-state / ASC 入口，且都压在 DSO-20 量级封装里

所以，302x 和 303x 的分界，本质上不是“有没有基础保护”，而是你的器件物理、过流入口和观测需求，是否正好落在某个预配置 SKU 已经固化好的边界内。

把 1EDI303xAS 只理解成“把 IGBT 版 DESAT 门限调低”的说法过于表面。SiC 低 R_{DS(on)}、短 SCWT 和更窄的栅氧安全窗口，要求 driver 把短路检测、退场斜率、正负电源窗口和换流时间尺度一起朝 SiC 方向重配；而 IGBT 平台则更关心成本、尾电流余量和本地热/母线观测入口。再往上走到 1EDI3050AS，问题才从“冻结合适边界”变成“开放更多系统自由度”。

这也给选型划出一条很实用的边界：如果项目核心矛盾是把功率级快速推到可量产状态，302x/303x 往往已经足够；只有当系统必须继续做运行时调优、跨平台复用或更深的数字观测时，才值得上探 3050AS 这一类可配置路线。

这条产品线真正省掉的，不只是参数配置时间，而是隔离带上的安全胶水逻辑。把 1EDI303x 放回 OPTIREG PMIC、AURIX TC3xx、独立 safety engine、隔离 gate driver 和功率模块的完整 traction inverter 芯片组去看，会发现它在 driver 这一层就预留了 primary-side 安全入口、故障回传和 ASC 触发路径。这样一来，主控制器失效或主 12 V 电源丢失时，系统不必先绕完整 PWM 软件链一圈，再跨隔离回到功率级，而可以依赖 back-up supply 和 safety engine 直接触发 high-side 或 low-side ASC。

这类集成安全机制可以按“局部快保护 + 状态可见性”来理解：

• shoot-through protection 与 DESAT
• gate monitoring 与 output stage monitoring
• lifesign watchdog 与 parity protection
• overvoltage / undervoltage monitoring 与 OTP redundancy

它们本身并不等于一套完整的系统级 ASIL D，但确实解释了为什么 1EDI302x/303x 能以 ASIL B (D) 级器件能力，去支撑系统级 ASIL D 主驱架构：最难跨隔离闭环的那几条快链，已经被本地化到 driver 前端。

同样重要的是，Infineon 已经把这条 family 配成从单板到整机的连续验证链，所以它不是“只看 datasheet 才能想象系统边界”的器件。对于第一次做主驱 bring-up 的团队，这会直接影响验证路径的长度和风险暴露速度。

这些 kit 还是 power board + logic board 双板结构，后者直接给出带预装软件的 AURIX 2G TC3x7 控制板。对工程实践的意义是，你可以把验证从“器件级驱动是否工作”直接推进到“整机级故障注入与控制联调是否闭环”，这也是 1EDI302x/303x 作为平台路线，而不只是单颗 driver SKU 的最终价值。

如果把 1EDI302xAS/303xAS 只看成五个 SKU，选型很容易退化成背尾号；更准确的读法，是把它看成同一套次侧功率级、安全状态机和诊断回传框架，再问系统希望把哪些故障判据、观测入口与 safe-state 动作冻结在 driver 本地。这样再读这条 family，重点就不再是谁“功能最多”，而是谁更贴合当前逆变器的功率器件、过流判据和观测负担。

这条 family 先切的不是性能高低，而是三条系统边界：功率开关是 IGBT 还是 SiC，短路链落在 DESAT 还是 OCP，次侧是否还要承担 OVLO3、温度或电源观测。把这三问先定下来，SKU 选择就从“记忆题”变成“边界匹配题”。

真正该记住的是分化逻辑，而不是尾号排序：3026AS 代表把 fault 判据切到电流域，3028AS 和 3038AS 代表主动删掉不需要的观测与负压 rail 监控，以换取更贴近目标功率级的 BOM、热和验证边界。

这条 family 的系统价值，在于它没有把“发 PWM”“快保护”“状态回传”拆成彼此独立的零件，而是把三者压进同一颗 driver。结果是系统不再只是在选一颗隔离输出 buffer，而是在选一段已经预配置好的本地闭环。

10.6.1 TON、TOFF 与 SOFTOFF 各自替系统解什么耦

输出级最关键的变化，不是 15 A 或 10 A 的数字，而是把正常开通、正常关断和故障退场拆成三条不同路径。TON 主要对应开通损耗、反向恢复和 EMI；TOFF 主要对应关断过压、Miller 抗扰和误导通抑制；SOFTOFF 则是故障态专用的受控退场斜率。对 SiC 主驱来说，这等于把“正常关得够快”和“短路后别硬关炸管”两个互相冲突的目标真正解耦，因此 SOFTOFF 不能再被当成普通 R_G,off 的别名。

10.6.2 双向 CMTI 为什么同时约束命令链和观测链

1EDI302xAS/303xAS 用 coreless transformer 同时承担主侧到次侧的 PWM 命令和次侧回主侧的 DATA 诊断回传，所以 CMTI 的意义不再只是“门极还能不能翻转”。当开关节点 dV/dt 很高时，系统既要保证正向控制链不误动作，也要保证 RDY、fault bits 和遥测回传不被共模激励污染。板级验证因此不能只盯 gate 波形，而要在最大 dV/dt 下同步检查输出级是否仍贴近供电轨、RDY 是否会被误拉低，以及 fault / warning 位是否还能稳定读回。

10.6.3 SI1/SI2、SASC 与 STP 为什么是半桥安全接口

普通 PWM 只有在 driver 已进入 PWM Enable 时才真正生效，SI1/SI2 决定的是能否进入 PWM Enable、是否转入 ASCP_ON 或 PWM Disable，SASC 决定的是次侧能否在 PMSM 失控回生时直接请求主动短接，STP 则是最后一道半桥互锁，而不是日常 dead time 发生器。也正因为内部有 keep-state 和 t_safety 这类状态保持/去竞争机制，输入 RC 不能再按“对称去抖”随手画，而应故意让 INP 比 INN 略慢，使单桥臂输入竞争有确定裁决，而不是把半桥安全寄希望于事后 DESAT/OCP 收残局。

这条 family 的快保护不是一个 DESAT 引脚，而是一整条从 rail 判定、前端 blanking、故障比较、故障退场到 safe state 的时间链。OVLO3 先用自学习方式判断次侧到底是不是双极供电，DESAT 与 OCP 变体再分别对应电压域和电流域 fault model，连 open pin 这种外围失效也被纳入了器件级覆盖。因此真正该预算的是整条反应时间，而不是只改一颗外部电容。

总的故障退出时间本质上是 $ton2off=tDESATBT+tfilter+tDESAT2SOFTOFF+tSOFTOFF$，所以 $CDESAT$ 只是其中一项，而不是全部时间预算。围绕这条链，设计上至少要守住四个判断：

• $CDESAT$ 主要在噪声裕量和检测延时之间做第一层交换，不能把它当成唯一的“短路速度旋钮”。
• $RDESAT,pullup$ 会同时加快充电、抬高稳态 DESAT 电压并增加内部 clamp 电流；若真正想抬高触发门限，应改成分压网络，而不是一味减小 pull-up 电阻。
• $RSOFTOFF$ 主要控制故障关断时的 dI/dt 和 $VDS$ overshoot，$CDESAT$ 主要决定误触发边界；两者分工不同，不能互相替代。
• 二极管自由续流时出现负 DESAT 电流是全桥换流的正常工况，不应被误读成异常 corner case。

工程上更稳妥的整定顺序，是先在最小 $CDESAT$ 下做短路表征，把故障退场链调通，再逐步增加 $CDESAT$ 去换噪声免疫，而不是一开始就用很大的滤波电容把所有问题一起埋掉。

这条 family 把上电 bring-up 变成了“状态机 + 自检 + 回传”三件事的联立问题。RDY 拉高只说明状态机允许进入工作态，不说明 DESAT/OCP comparator、current source、clamp 和回传链都已经证明自己健康；真正的健康判断，还要等新的诊断帧把 BIST 与 life sign 结果带回主侧。

因此更合理的上电口径不是“看见 RDY 就放 PWM”，而是先建立 VCC1/VCC2/VEE2，再请求 PWM Enable，随后等待一帧新的 DIAG1，确认 DESAT/OCP BIST、UVLO/OVLO 和 life sign 相关状态都符合预期。如果 life sign 已经丢失，最后一帧 DATA 只能被当成链路失联前的旧观测，而不能再当成实时真相。与此同时，系统还应区分 minimum propagated pulse width 和 minimum diagnostically observable pulse width：前者回答输出级能不能把窄脉冲发出去，后者回答监控链是否还来得及对这枚脉冲负责。

这条 family 采用 primary die + secondary die 的双芯片结构，所以热问题从一开始就不是单一 $Rth,ja$ 可以概括的单结温问题。对正常持续工作，应同时约束 primary 和 secondary 两颗 die；对 1 到数秒的 Active Discharge 之类短时高频工况，则不能再用平均功耗乘静态热阻去硬算，而要转到瞬态 Zth 或 case-top 反推的口径。与此同时，片上 12-bit Delta-Sigma ADC 和 AIP/SASC 共脚又把温度观测与 safe-state 入口绑在了一起：它适合做 NTC、sense diode 这类慢变量遥测，但并不适合替代微秒级快保护。

把这些约束放回系统设计，可以得到四条更实用的判断：

• secondary die 往往更大、也更容易成为热点，所以只盯主侧静态功耗会低估真实热风险。
• Active Discharge 这类秒级脉冲工况下，平均功耗法通常过于保守或过于粗糙，必须改用瞬态热阻或 case-top 反推。
• AIP/SASC 前端的第一目标不是追求 ADC 分辨率，而是确保开关尖峰和冷端分压都不会把引脚误送进 SASC 触发区。
• 对 NTC 配置来说，外部电阻和参考源公差往往比 12-bit 量化本身更早主导温度误差，因此网络设计应先围绕热端工作区和冷端不误触发两条边界展开。

当 separate TON/TOFF、DESAT/OCP、DATA 回传、AMCLP 和半桥安全输入都被真正用起来以后，layout 不再只是“改善波形”的优化项，而是决定这些高级功能是否存在的前提。也正因为如此，这条 family 的布局规则本质上属于功能规范，而不是后期微调。

• 次侧去耦要贴供电脚放置，并让两只 VEE2 角脚共享尽可能低阻抗的返回路径。
• DESAT 的 R/C 网络应贴近引脚，避免把噪声拾取和 blanking 误差引进快保护链。
• GATE/CLAMP 到功率器件 gate 或外部 AMCLP 晶体管的路径必须最短，外部 AMCLP 返回应 Kelvin 到 VEE2，不能与主功率回流共阻抗。
• 高 dV/dt 走线若不可避免地穿过封装下方，需要给 GND1/GND2 参考平面留出有效屏蔽，并把功率回流与参考回流硬隔开。

顺着这些约束去看，1EDI302xAS/303xAS 真正替系统锁定的，不只是几项离散 feature，而是一整套 detect -> react -> report -> safe state 的本地前端边界。前面的通用章节负责解释原理，这一节补上的则是：当系统真的选用这条 family 时，哪些时序、热、诊断和布局假设已经在器件级被预先写死，哪些自由度仍然留给整机去交换。

这一代 family 的第一层分法不是谁的功能更多，而是谁先替系统定义了功率器件物理边界。IGBT 版与 SiC 版各自再按次侧入口切出 ADC、ASC 或 NTC/DC-link 变体，本质上是在同一隔离主驱平台上替不同逆变器任务预留不同本地观测和 safe-state 入口。

应用笔记同时给出一个比宣传页更关键的判断：逆变器主驱常见工作带宽仍在 10-25 kHz，而 OBC / HV DC-DC 这类谐振应用才会把开关频率推到 100 kHz 以上；真正先限制系统上限的往往不是功率管理论速度，而是 driver 自身的热预算。其关系可压缩成：

这组关系的工程含义很直接：driver 可承受的 f_SW 不是只由 Q_g 或器件类型决定，而是由次侧电源摆幅、输出级等效电阻、gate 电容与 driver 自身热阻一起决定。对 SiC 平台尤其如此，先证明 driver 结温和输出级热耗散成立，再去讨论高频能换来多少系统收益，顺序不能反。

同一颗隔离 driver 上，DESAT 框图看起来只是一个比较器，但真正决定短路存活时间、误触发裕量和诊断独立性的，是 $RDESAT$、HV 二极管、$CDESAT$ 与 OCP 外围如何把器件物理窗口翻译成板级时间常数。1EDI302xAS 与 1EDI303xAS 共用同一套 DESAT 外围拓扑，却必须用两套数值窗口，原因不在连接方式，而在 IGBT 与 SiC 的正常压降和短路耐量根本不同。

在应用笔记给定的典型内部电流源 $IDESAT=500\mu \mathrm{A}$ 下，外部 DESAT 电容不是拍脑袋选，而是由允许滤波时间直接反推：

因此典型 IGBT 配置会落在约 56 pF，SiC 配置约 67 pF。两者最后都还是几十 pF，但 SiC 把同样量级的电容压进了更短的时间预算里，说明它几乎没有再给外围留回旋空间。

这也是为什么 DESAT 三件套不能被笼统看成一个 RC 网络。$RDESAT$ 的硬下限是保护内部钳位晶体管，因此至少要从 1 kΩ 起算；HV 二极管不只要扛耐压和峰值电流，还要控制 $Qrr$，否则反向恢复本身就会把应力重新注入比较器网络；$CDESAT$ 才是 blanking / filter 的主时间旋钮。半桥感性换流时 DESAT pin 被拉到 GND2 以下也不是异常，而是正常边界；真正的错误是让负向瞬态把内部钳位器件的电流或能量预算打穿。

OCP 在这条 family 上也不只是第二个门限。对带 current mirror 的模块，它是电流域主判据；对很多没有 current mirror 的 SiC 模块，它可以把 DESAT 电压重新映射到一个几百毫伏的低压比较节点，形成独立于 DESAT comparator 的冗余短路链。因为比较节点已经降到低压域，OCP 冗余链的滤波电容会从 DESAT 的几十 pF 直接跳到 nF 级，首要设计旋钮也从门限本身转成滤波时间与持续偏置功耗。如果现场没有用 current mirror，OCP 还可以被次侧本地安全逻辑直接拉成一次过压事件，作为 safe turn-off 的硬件触发口。对 ASIL D 主驱来说，这意味着 DESAT 与 OCP 不是两个名字不同的比较器，而是两条可以分别承载主检测、冗余检测和本地退场的独立保护通道。

这条 family 真正像功率级前端，而不是隔离 PWM buffer 的地方，在于它把误开通抑制、输出级完整性监视、半桥互锁和慢变量回传都压在次侧本地闭环里。这样主控跨隔离看到的就不只是一个 on/off 执行器，而是一套已经替系统把常见失败模式分层处理过的安全前端。

11.3.1 有源箝位、监测链与半桥互锁分别在防不同的失败

有源 Miller clamp 与被动 gate clamp 先解决的不是同一个问题。前者在供电正常时用低阻 sink path 把换流期间由 $CGD$ 注入的 Miller 电流拉回 VEE2，防的是高 dV/dt 下的误开通；后者只在 VCC2 缺失时把 gate 被动拉向 VEE2，防的是次侧掉电后的失控导通。与它们并行的还有三条完整性链：static gate monitoring 只在 gate 稳定后接管，dynamic gate monitoring 盯 switching transition 本身，而 output stage monitoring (OSM) 从 TOUT 一侧验证输出级是否真的按输入命令贴轨。三者合在一起，抓的是不同时间窗口里的不同失败，而不是重复投票。

应用笔记还把 CMTI 明确拆成静态与动态两层：静态 CMTI 关心的是共模瞬变下输出能否继续正确跟随输入，动态 CMTI 关心的则是真实换流时会不会丢脉冲、异常延时或锁死。对逆变器主驱来说，真正危险的往往不是静态误翻转，而是动态错拍导致半桥在最坏时刻失去同步。文中把这一代的鲁棒性提升到 150 V/ns，其含义也是 dV/dt 斜率边界，而不是某个 DC-link 绝对电压保证；真正先把系统打穿的，通常是边沿过陡与回流路径过脏，而不是母线名义值本身。

在故障退场上，DESAT / OCP 触发后的 two-level turn-off 也不是单纯为了关得更快，而是为了同时满足 SCWT 与过压约束。带 ASC 的 variant 进一步把主动短接入口放到了次侧，本地就能建立 active short circuit；半桥级的 INP/INN 交叉互锁与 keep-state 机制则把 shoot-through 预防前移到 driver 本地。应用笔记给出的内部 deadtime 量级，IGBT 版约 800 ns、SiC 版约 140 ns，本质上是在用器件物理窗口去约束命令冲突下的局部 safe state。OCPP/OCPN 外围开路时，内部还会先把对应引脚拉到约 2.5 V 并触发 pin-open detection，因此 OCP 开路不再是静默失效，而会先表现成可诊断的 turn-off 事件。

11.3.2 DSADC 与 DATA 复用链让次侧不只会保护，还会回传证据

1EDI3020AS / 3023AS / 3030AS / 3033AS 集成 12-bit Delta-Sigma ADC，次侧把 AIP 对 GND2 的模拟量直接编码成 DATAPWM，因此温度、NTC 或 DC-link 这类慢变量不必再额外跨隔离拼一条 ADC 或 SPI 通道。更重要的是，这些量测入口不是等价的：带内部电流源的 variant 更适合直接读模块温度二极管，关掉内部电流源的 30x3AS 更适合做 NTC 或 DC-link 分压，而 DC-link 又应优先挂在 low-side driver，避免 high-side GND2 随开关节点一起漂移。

同一根 DATA 线还兼任 fault 字典输出，所以它的工作方式更像一条受帧边界约束的隔离遥测链，而不是一个异步 FAULT pin。正常时 EN = 1，DATA 输出 ADC PWM；进入 error mode 后，器件不会立刻截断当前帧，而是先把最后一个 ADC pattern 发完，等主侧把 EN 拉低并且当前 frame 结束后，才切到 diagnosis pattern。对主控软件来说，这意味着 fault code 的可读时刻被量化到 frame 边界，解码状态机必须同时管理采样窗口、EN 握手与 PWM 周期，而不能把第一拍异常直接当成完整故障字。

如果说前面几节定义的是这颗 driver 在逻辑和保护上的职责，那么 TOUT 外围、供电去耦和 EMC 布局定义的就是这些职责在高 dV/dt 环境里还能不能成立。很多现场上的误报码、偶发误触发与 CMTI 失真，并不是因为 feature 缺失，而是因为板级实现让本该分开的回路重新耦在了一起。

11.4.1 单路 TOUT 仍然要把开通、关断与故障退场分开整定

1EDI30xxAS 只有一路 TOUT，但这不意味着 $Rg,on$ 和 $Rg,off$ 必须用同一个折中值。应用笔记给出的标准做法是外接一颗大电流二极管，把开通与关断路径拆开：二极管导通的一侧用来定义较快的一条路径，反偏的一侧保留另一只独立电阻去定义慢一些或更受控的一条路径。这样一来，开通损耗、关断过压和故障退场斜率就不必再强行由一个电阻同时负责。

这条拆分策略还有一个容易被忽略的热边界：±20 A 峰值栅流并不是无条件成立的静态能力，而受内部 bond wire 热预算限制。应用笔记用 50 µs 重复周期举例，只有当每次翻转搬运的 gate charge 仍处在约 6 µC 这一量级以下时，才可以按接近 20 A 峰值去理解输出级；再往上走，峰值栅流必须随 Q_g 和重复率一起降额。因此 $Rg,on$ / $Rg,off$ 的首要任务不是单纯调快，而是把正常开关、绝缘应力和故障退场拆成三个能分别被验证的时间尺度。

11.4.2 去耦和地参考的目标，是把 gate 脉冲电流困在局部闭环里

主侧与次侧去耦的核心都不是堆大电容，而是决定哪一类脉冲电流必须在本地闭环。主侧 VCC1-GND1 至少需要 1 µF buffer 加一颗紧贴引脚的 0.1 µF 高频旁路，让控制逻辑对耦合噪声和高频 ripple 更迟钝；次侧 VCC2/VEE2-GND2 则至少要有 10 µF 量级的本地储能，再加紧贴 rail 的 1 µF 去吸收高频波动，因为 gate charge 对次侧来说是高峰值脉冲电流，而不是平均小电流负载。

对应的布局纪律也不只是经验优化，而是功能边界的一部分。driver 正下方应分别做 primary / secondary 的局部 GND island，让 DESAT、OCP、gate/clamp 与量测网络优先回到干净的 GND2 参考点，而不是回到功率回流铜皮；任何需要长走线的引脚，都可以在引脚附近用 47 pF 回局部地岛，优先把高频耦合噪声在本地泄掉；局部地岛再只在 buffer capacitor 节点回到全局地。封装本体正下方的 keep-out zone 也不该被当成可随意利用的布线面积，因为它同时承担爬电距离与高 dV/dt 抗扰边界。

11.4.3 过压箝位必须分成 gate 侧主动层与功率回路被动层

应用笔记还把过压兜底明确拆成两层：gate 侧的主动过压箝位负责在 UVLO、OVLO 或主侧检测过慢时，把功率器件重新拉回受控导通区，防止 $VCE$ / $VDS$ 直接越过击穿边界；功率回路侧的被动 RC 箝位则负责把寄生电感释放出来的尖峰能量收进局部网络，再由电阻耗散掉。两层如果只做其一，最后都会把另一层本该处理的失败模式重新推回 driver 或功率器件本体。

把这份应用笔记放回整页脉络里看，它补上的不是某个孤立 feature，而是一条更底层的判断：英飞凌这代 1EDI30xxAS 之所以叫预配置主驱平台，是因为它连同快保护时间常数、局部 safe-state、慢变量回传、去耦路径和布局参考点一起预设了。系统真正需要做的，不是再发明一套平行机制，而是先确认自己的功率器件、母线电压、Q_g、故障退场策略和 PCB 回流路径，是否还落在这套预设边界之内.