逆变器栅极驱动 IC（Inverter Gate Driver）

当项目目标是标准 traction inverter、auxiliary inverter 或 EESM exciter 的快速量产时，driver 的核心任务不是暴露尽可能多的寄存器，而是把隔离、短路保护、供电监控和安全动作压进一个足够小、足够稳的前端。1EDI302x/303x 的竞争力正来自这里：它用固定好的保护窗口和 fast pins / PWM data stream，省掉的不是几项配置，而是配置管理、失配校准、隔离通信与功能安全软件验证的一整段工作量。

预配置路线不是"低配版"，而是在量产导向项目里主动冻结一部分自由度，用可验证性和量产节奏换极限可调性；只有当系统必须继续做运行时调优、跨平台复用或更深数字观测时，才值得上探 1EDI3050AS 这类可配置路线。

1EDI302x/303x 家族内部的 SKU 差异，不该按"型号尾号不同"去记，而要按器件技术、故障检测入口、观测能力三条边界去读。

这条 family 的基线能力固定：reinforced isolation（8 kV peak，DIN EN IEC 60747-17，VIOTM = 8000 V）；CMTI up to 150 V/ns（up to ±1200 V）+ 内置 active Miller clamp；VCC1/VCC2/VEE2 供电监控、gate/output stage monitoring；primary-to-secondary supervision；primary-side 与 secondary-side 的 safe-state / ASC 入口——全压在 DSO-20 量级封装里。

1EDI3035AS 冻结：DESAT 6 V（vs IGBT 版 9 V）；< 1 µs 反应；外部电阻可调 SOFTOFF；约 140 ns dead time；VCC2 OVLO ≈ 22 V / VCC2 UVLO ≈ 12 V / VEE2 UVLO3 = −7.2 V（datasheet typ）。关键是把 VEE2 的方向读对：该器件 datasheet §7.1 明确支持单极性供电（"typically supplied with 15 V on VCC2 and 0 V on VEE2"），也支持双极性。VEE2 UVLO3 = −7.2 V 是过负保护——只有当 VEE2 比 −7.2 V 更负时才锁定输出，它不是"必须比 −7.2 V 更负才使能"的门限。至于 OVLO3，它是一个只在检测到 VEE2 已进入双极负偏（约 −2.2 V 以下）后才 arm 的 latch，用来监视负偏"丢失"，并不禁止在 0 V 设计。所以把 VEE2 当成"必须落在 −7.2～−1.5 V 双边窗口、0 V 被禁"是误读——单极 0 V 是合法落点，且对 SCT3080AL 这类门极负压绝对最大只有 −4 V 的器件是更干净的配对，见 §13 G1。

这条产品线真正省掉的不只是参数配置时间，而是隔离带上的安全胶水逻辑。放回 OPTIREG PMIC、AURIX TC3xx、独立 safety engine、隔离 gate driver 和功率模块的完整芯片组去看，driver 这一层就预留了 primary-side 安全入口、故障回传和 ASC 触发路径。这样一来，主控制器失效或 12 V 电源丢失时，不必先绕完整 PWM 软件链一圈再跨隔离回到功率级，而可以依赖 back-up supply 和 safety engine 直接触发 high-side 或 low-side ASC。

这些安全入口在引脚上是具体可用的：primary 侧 SI1/SI2 是控制输出级进入 PWM Enable / PWM Disable / ASCP_ON 的安全输入（不是普通 dead-time 发生器）；secondary 侧 SASC（Secondary Active Short Circuit）让次侧在 PMSM 失控回生时本地直接请求主动短接，不必等主控命令跨隔离到达；STP 是半桥级最后一道互锁。因为内部有 keep-state 和 $tsafety$（datasheet typ ≈670 ns）这类状态保持/去竞争机制，输入 RC 不能按"对称去抖"随手画，而应让单桥臂输入竞争有确定裁决，把 shoot-through 预防前移到 driver 本地，而不是全寄希望于事后 DESAT/OCP 收残局。

总故障退出时间：$ton2off=tDESATBT+tDESAT2SOFTOFF+tSOFTOFF$（见§4公式；§12 Step 2 给出数字示例）。$CDESAT$ 只是第一段时间旋钮：

• $CDESAT$ 主要在噪声裕量和检测延时之间做第一层交换，不是唯一"短路速度旋钮"。
• $RDESATpullup$ 会同时加快充电、抬高稳态 DESAT 电压并增加内部 clamp 电流；真正想抬高触发门限应改成分压网络。
• $RSOFTOFF$ 主要控制故障关断时的 dI/dt 和 $VDS$ overshoot，$CDESAT$ 主要决定误触发边界；两者分工不同，不能互相替代（见 G3）。
• 二极管自由续流时出现负 DESAT 电流是全桥换流的正常工况，不应被误读成异常（见 G7）。

输出级把正常开通、正常关断和故障退场拆成三条不同路径：TON 对应开通损耗、反向恢复和 EMI；TOFF 对应关断过压、Miller 抗扰和误导通抑制；SOFTOFF 是故障态专用的受控退场斜率。对 SiC 主驱，这把"正常关得够快"和"短路后别硬关炸管"两个互相冲突的目标真正解耦——SOFTOFF 不能再被当成普通 $Rgoff$ 的别名（见 G3）。

双向 CMTI 同时约束命令链和观测链：coreless transformer 同时承担主侧→次侧 PWM 命令和次侧→主侧 DATA 诊断回传，CMTI 既要保证正向控制链不误动作，也要保证 RDY、fault bits 和遥测回传不被共模激励污染。板级验证因此不能只盯 gate 波形，要在最大 dV/dt 下同步检查输出级是否仍贴近供电轨、RDY 是否会被误拉低，以及 fault/warning 位是否还能稳定读回（见 G6）。

RDY 拉高只说明状态机允许进入 PWM Enable 态，不说明 DESAT/OCP comparator 和回传链都已经过 BIST（见 G4）。正确上电口径：建立 VCC1/VCC2/VEE2 → 请求 PWM Enable → 等待一帧新的 DIAG1（占空比 > 75%，含 DESAT/OCP BIST + life sign 状态） → 确认正常后才放 PWM。

DATA 帧有延迟：fault 发生后 IC 先把当前帧发完，再切诊断 pattern——fault code 晚一帧才可读（见 G5）。

1EDI302x/303x 采用 primary die + secondary die 双芯片结构；secondary die 往往更大、也更容易成为热点，只盯主侧静态功耗会低估真实热风险。Active Discharge 秒级脉冲工况下必须用瞬态热阻 $Zth$（1EDI3035AS ZTH-JA ≈ 50 K/W，$tp\le 4\text{s}$）或 case-top 反推，不能用平均功耗×静态热阻（RTH-JA ≈ 88 K/W @25 °C）。片上 ADC 适合做 NTC / sense diode 慢变量遥测，不替代微秒级快保护。

当 SOFTOFF、DESAT/OCP、DATA 回传、AMCLP 和半桥安全输入都被用起来后，layout 决定这些功能是否成立：

• 次侧去耦要贴供电脚，两只 VEE2 角脚共享低阻抗返回路径。
• DESAT 的 R/C 网络贴近引脚，避免把噪声拾取和 blanking 误差引进快保护链。
• GATE/CLAMP 到功率器件 gate 或外部 AMCLP 晶体管路径最短；外部 AMCLP 返回 Kelvin 到 VEE2，不共功率回流阻抗。
• 高 dV/dt 走线若穿过封装下方，需给 GND1/GND2 参考平面留有效屏蔽，功率回流与参考回流硬隔开。

IGBT 版与 SiC 版各自再按次侧入口切出 ADC、ASC 或 NTC/DC-link 变体，本质上是在同一平台上替不同逆变器任务预留不同本地观测和 safe-state 入口。

driver 可承受 $fSW$ 不只由 $Qg$ 或器件类型决定，还由次侧电源摆幅、输出级等效电阻、gate 电容与 driver 自身热阻一起决定：

SiC 平台应先证明 driver 结温和输出级热耗散成立，再讨论高频收益，顺序不能反。

同一颗隔离 driver 上 DESAT 框图看似只是一个比较器，但真正决定短路存活时间、误触发裕量和诊断独立性的，是外围 $RDESAT$、HV 二极管、$CDESAT$ 与 OCP 网络如何把器件物理窗口翻译成板级时间常数。

典型内部电流源 $IDESAT=500\mu \text{A}$，外部 DESAT 电容反推：

典型 IGBT 配置约 56 pF（$1\mu \text{s}\times 500\mu \text{A}/9\text{V}$）；SiC 约 67 pF（$800\text{ns}\times 500\mu \text{A}/6\text{V}$）。两者数值量级相近，但 SiC 把同量级电容压进了更短的时间预算，说明几乎没有回旋空间。

DESAT 三件套分工：$RDESAT$ 下限保护内部钳位（≥1 kΩ，datasheet RDesat 1～2.2 kΩ）；HV 二极管控制 $Qrr$；$CDESAT$ 是 blanking 主时间旋钮。OCP 与 DESAT 是两条可分别承载主检测和冗余检测的独立保护通道（不是同一名字的比较器）：对没有 current mirror 的 SiC 模块，OCP 把 DESAT 电压重映射到几百毫伏低压比较节点，形成独立于 DESAT comparator 的冗余短路链。

有源 Miller clamp 在供电正常时用低阻 sink path 防 Miller 误开通；被动 gate clamp 只在 VCC2 缺失时把 gate 被动拉向 VEE2 防失控导通——两者防的是不同的失败。

DESAT/OCP 触发后的 two-level turn-off 同时满足 SCWT 与过压约束。IGBT 版内部 deadtime 约 800 ns，SiC 版约 140 ns，本质上是用器件物理窗口约束命令冲突下的局部 safe state。OCPP/OCPN 外围开路时内部触发 pin-open detection，OCP 开路不是静默失效。

带 ADC 的变体（3020/3023/3030/3033）用 12-bit Delta-Sigma ADC 把次侧 AIP 对 GND2 的模拟量编码进 DATA PWM，慢变量不必再跨隔离额外拼一条 ADC/SPI 通道；但各变体量测入口并不等价：

单路 TOUT 外接大电流二极管把开通和关断路径拆开（应用笔记标准做法）：二极管导通一侧定义较快路径，反偏一侧保留独立电阻定义慢路径——开通损耗、关断过压和故障退场斜率不必再强行由一个电阻同时负责。±20 A 峰值栅流不是无条件静态能力，受 bond wire 热预算限制（datasheet：$tMAX=500\text{ns}$ 非重复），高 $Qg$ + 高重复率下必须降额。

主侧去耦：≥1 µF buffer + 0.1 µF 高频旁路；次侧：≥10 µF 本地储能 + 紧贴 rail 的 1 µF。局部 GND island，GND2 不与功率回流铜皮共享。过压兜底两层：gate 侧主动过压箝位（UVLO/OVLO 时把器件拉回安全区）+ 功率回路侧被动 RC 箝位（收寄生电感能量）。

下表所有器件参数均来自 datasheet 实测栏（ROHM SCT3080AL sct3080al-e / Infineon 1EDI3035AS），供后续每一步复核：

SiC 推荐正压：$VCC2=+18\text{V}$——SCT3080AL 的 $RDSon=80\text{m}\Omega$ 就是在 VGS=18 V 下规定的，且 SCT3080AL $VGSS$ 正向 DC 上限 +22 V，留 4 V 裕量；1EDI3035AS VCC2 推荐上限 20 V、OVLO2 ≈22 V，+18 V 在窗口内 ✓。

负压 $VEE2$ 才是这对器件的选型关键，须同时看两侧：

• 驱动侧：1EDI3035AS datasheet §7.1 明确支持单极性 VEE2=0 V（"typically supplied with 15 V on VCC2 and 0 V on VEE2"），也支持双极。UVLO3 = −7.2 V 是过负保护（VEE2 比 −7.2 V 更负才锁定），OVLO3 是只在双极负偏建立后 arm 的负偏丢失 latch——0 V 并不被禁。
• MOSFET 侧：SCT3080AL 门极 $VGSS$ 负向 DC 绝对最大只有 −4 V，官方推荐单极性 0/+18 V。

两侧一对齐，结论很干净：本设计取 $VEE2=0\text{V}$（单极 0/+18 V）——既是 SCT3080AL 的推荐驱动，又在 1EDI3035AS 支持的供电配置内，彻底避开 −4 V 门极绝对最大零余量的坑。驱动摆幅 $Vdrv=VCC2-VEE2=18\text{V}$。

代价（诚实记账）：单极 0 V 关断时 gate 停在 0 V 而非负偏，换流 dV/dt 经 Cgd 注入的 Miller 电荷更容易把 $VGS$ 顶过 $VGSth$（2.7 V），Miller 抗扰弱于双极负栅。因此这条设计靠内置 active Miller clamp（AMCLP）+ 紧凑低电感 gate loop兜底（见 §10.9 / §12.5 与 G6）。若某项目确实需要双极负栅的额外 Miller 余量，应改选门极可耐 −5 V 的沟槽/4 代 SiC（如 ROHM Gen4 trench），再把 VEE2 设 −5 V——换器件而不是把 SCT3080AL 顶到 −4 V 绝对最大。

先把总退出时间拆成"外部 blanking + 内部反应 + SOFTOFF"三段，再用 datasheet 电流源反推 $CDESAT$：

分配 $tDESATBT=700\text{ns}$，反推电容：

选标准值 68 pF，反推实际 blanking：

总占用：816 + 180 + tSOFTOFF（Step 5 得 302 ns）= 1298 ns，SCWT 利用率 ≈ 43%，裕量 1702 ns（57%） ✓（充裕）。

Miller 平台电压用 datasheet 阈值与跨导估算（$gfs$ 在 $ID=10\text{A}$ 处规定，此处线性外推至 25 A，偏保守）：

Miller 平台期间 gate 电流（$Rgon=10\Omega$，$Rgint=13\Omega$，SCT3080AL datasheet 内部栅阻 @1 MHz）：

Miller 穿越时间：$tMilleron=Qgd/IgMiller=25\text{nC}/0.38\text{A}\approx 66\text{ns}$。选 $Rgon=10\Omega$；详细推导见 topic-sic-gate-loop-parameters。

PCB 布线回路电感估计 $Lloop=20\text{nH}$（Kelvin 接法，紧凑布局）。单极关断把 gate 拉到 $VEE2=0\text{V}$，关断 Miller 穿越时间（$Rgoff=4.7\Omega$，$Rgint=13\Omega$，独立关断路径经二极管）：

电流下降斜率近似（匀速通过 Miller 平台期间）：

VDS 峰值：

判断：$411\text{V}<650\text{V}\times 0.9=585\text{V}$（10% 器件裕量）✓。注意单极 0 V 关断驱动比双极负栅弱、$IgoffMiller$ 更小，dI/dt 更缓、VDS 过冲反而更低——过压不是这条设计的约束，Miller 误开通才是（靠 AMCLP 兜底，见 §12.2 代价段与 G6）。选 $Rgoff=4.7\Omega$（独立路径，经二极管分流，见 §11.4）。

短路电流估计 $ISCpeak\approx 200\text{A}$（400V 母线，升温后 $RDSon$ 约 2×，从 SC 表征取；SCT3080AL DS 未规定 SC 电流，为工程估计值）：

选 $RSOFTOFF=100\Omega$（在 500 ns 预算内，给 SC 电流足够时间安全下降）。

把五步选值放回同一张表，逐项复核关键约束，确认没有单点越界：

SCWT 时序预算最终验证：816 + 180 + 302 = 1298 ns ≪ 3000 ns，裕量 1702 ns（57%）✓。

这里真正的陷阱有两层，都是把"负栅越深越安全"的直觉套到没核过 datasheet 的组合上。

第一层：误读 UVLO3 方向，凭空造出"双边窗口"。 有人看到 1EDI3035AS VEE2 UVLO3 = −7.2 V，就以为"VEE2 必须比 −7.2 V 更负才使能"，甚至把 OVLO3 读成"VEE2 太靠近 0 就被禁"，拼出一个 −7.2～−1.5 V 的"双边窗口"、宣称 0 V 非法。这是错的：datasheet §7.1 明确该器件支持单极性供电（"typically supplied with 15 V on VCC2 and 0 V on VEE2"）。UVLO3 = −7.2 V 是过负保护——只有 VEE2 比 −7.2 V 更负（如误接 −8 V）才锁定输出；OVLO3 是一个只在检测到 VEE2 已进入双极负偏（约 −2.2 V 以下）后才 arm 的 latch，监视负偏"丢失"，在 0 V 单极设计里根本不 arm，不禁止 0 V。所以 0 V 完全合法，真正会 UVLO3 静默失效的是盲目套 −8 V（IC 上电、RDY 拉不高、无短路报错）。

第二层：漏核 MOSFET 门极负压绝对最大。 SCT3080AL 是 ROHM Gen3 平面 SiC，门极 $VGSS$ 负向 DC 绝对最大只有 −4 V，官方推荐单极性 0/+18 V。所以 1EDI3035AS + SCT3080AL 的正确配对就是单极 0/+18 V（§12 选值）：干净、在两器件规格内、零妥协。若想要双极负栅的额外 Miller 抗扰，正确做法是换一颗门极能耐 −5 V 的 MOSFET（如沟槽/Gen4 SiC）再把 VEE2 设 −5 V，而不是把 SCT3080AL 顶到 −4 V 绝对最大去凑负压。通用纪律：换任何驱动 IC / MOSFET 组合，先把 (a) 驱动 VEE2 UVLO3 的方向读对（过负保护，不是使能门限），再核 (b) MOSFET 门极负压绝对最大——两者一对齐，单极还是双极、负压设多深自然就定了，别套默认 −5V/−8V。

早期版本表格写"IGBT DESAT blanking 5～10μs"，实际推导：$tblkIGBT=CDESAT\times 9\text{V}/500\mu \text{A}=56\text{pF}\times 9/500=1\mu \text{s}$，与 §11.2 的"IGBT 外部滤波时间 ≈1 μs"一致。5～10μs 来源不明，可能是把 IGBT SCWT 误填入 blanking 栏。正确值：IGBT blanking ≈ 1 μs，SiC blanking ≈ 0.7～0.9 μs（见 §12 Step 2）。

很多工程师认为"SOFTOFF 就是大 Rg 慢关断"，把 RSOFTOFF 和 Rgoff 混为一谈。实际 1EDI303xAS 应用笔记明确：外接大电流二极管把开通、关断、故障退场三条路径分开——$Rgoff$ 控制正常关断 dI/dt（影响 VDS 过冲，整定于额定工况）；$RSOFTOFF$ 专用 SC 故障退场（在 SCWT 预算内把 $ISCpeak\approx 200\text{A}$ 安全降到零，防脉冲感应过压）。混用后果：$Rgoff$ 妥协正常关断性能，$RSOFTOFF$ 无法独立整定 SC 退场速率，时序整定失去解耦。

上电后看到 RDY=HIGH 就放 PWM 是常见错误（见§10.7）。RDY 只说明状态机完成初始化允许进入 PWM Enable 态，但 DESAT 比较器、OCP 通道和回传链有没有通过 BIST 需要读第一帧 DIAG1（占空比>75%）才能确认。否则 DESAT 内部 stuck-at 故障被漏掉，首次短路时没有保护。正确上电序列：$VCC1/VCC2/VEE2$ 稳定 → 请求 PWM Enable → 等一帧 DIAG1 确认 BIST + life sign + UVLO/OVLO → 放 PWM。

DATA 线复用 ADC 遥测和故障字典（§11.3）。发生 fault 后 IC 先把当前帧发完，再切 diagnosis pattern——软件收到的第一帧"无故障"可能是 fault 发生之前的旧采样。解码状态机必须区分当前有效帧和上一帧旧观测，并把 EN 握手和帧边界同步纳入状态机，而不是把第一帧异步到达视为实时真相。life sign 丢失后，最后一帧 DATA 也只能当成链路失联前的旧观测。

IC 手册 CMTI up to 150 V/ns 是特定标准测试条件（正弦波叠加或标准阶跃）。真实逆变器首次 full-swing 开关时，开关节点 dV/dt 叠加寄生 LC 振铃，瞬间可超过 200 V/ns。CMTI 不足表现为偶发 PWM 脉冲缺失或宽窄变形（每次满功率后概率出现），追踪困难。验证方法：$VDC$ 满额、最短死区条件下示波器同时观察 IN 和 OUT，逐脉冲对比确认 1:1 无丢边沿、无脉宽变形。

下管续流二极管导通期间，上管 VDS 飞到 $VDC$，DESAT 引脚通过检测二极管被瞬间拉至 GND2 以下（负电位），产生负向电流流入内部钳位。这是正常换流现象（§11.2 已述），不代表 DESAT 故障。错误做法：在 DESAT 引脚接上拉到 VCC2 的电阻（某些旧方案），换流时上拉把引脚拉高触发误 DESAT。正确做法：用内部 $IDESAT$ 电流源配合 $CDESAT$ 滤波，让负向瞬态被电容吸收，不经过误比较触发路径。

在 Tamb=85°C 满载条件下，SCT3080AL 结温可接近 130～140°C（用 RthJC=0.86 K/W typ，满功耗 ~20 W，RthCA=2 K/W 散热器），此时两个参数同步漂移，需要重核时序预算。

VDESAT 阈值温漂（1EDI3035AS 内部比较器）：典型带隙参考比较器正温系数约 +2 mV/°C（估算值；1EDI3035AS DS 未明确列出阈值温系数），从 25°C 升至 125°C 偏差 ΔV≈+200 mV，阈值估算升至 VDESAT≈6.2 V（偏保守方向，下游结论仍有效）。重算 blanking 时间：

总时序预算（hot）：843 + 180 + 302 = 1325 ns。若保守取 SCWT 在高温短缩至 2 µs（SiC 典型最坏热态），裕量 = 2000 − 1325 = 675 ns（34%），比额定 57% 缩减但仍充裕 ✓。

高温下两项风险分开核查：① 误报（正常载流触发 DESAT）：高温下 RDSon≈180 mΩ（80 mΩ @25°C × 2.25×），正常工作时 VDSon = IDpeak×RDSon = 25 A×180 mΩ = 4.5 V < VDESAT 6.2 V ✓，不会误报。② 漏报（SC 没被检测到）：SC 电流峰值 ~200 A 时器件进入电流饱和区，VDS 被母线（400 V）钳制，远超 VDESAT 6.2 V，DESAT 必然触发 ✓，无漏报风险。

设计结论：用 RthJC_max=1.12 K/W 建热模型（而非 typ 0.86 K/W）验证满载 Tj；高温下时序裕量从 57% 收至 ~34%，仍过关；VDESAT 温漂偏保守方向（阈值升高 → blanking 略长），对 SC 检测有利。

在上电预充阶段，母线 VDC 从 0 V 逐步充至 400 V（通过 NTC 或预充继电器+电阻）。此区间存在一个 DESAT 物理盲区，须在系统层面弥补。

盲区根因：DESAT 靠检测 VDSon 是否超过阈值 VDESAT=6 V 来判断 SC。正常导通时 VDSon=IDpeak×RDSon=25 A×80 mΩ=2 V；当 VDC < 约 10 V 时，即便发生断路/接线故障，VDS 也很难超过 VDESAT，DESAT 检测无效。

风险估算：若 VDC 在 0～10 V 范围内对负载施加 PWM（错误操作），且存在焊接短路，DESAT 不能及时保护，过电流通道只剩 MCU 的 OC 比较器（若接通）。预充时间通常 1～5 s，在此期间 NTC 限流至 1～5 A，物理上限制了故障电流幅度。

正确时序：① 预充阶段控制器禁 PWM（PWM Enable=0）；② VDC > 20 V（留 VDESAT 3× 裕量）后，先让 1EDI3035AS 完成上电时序（VCC1/VCC2/VEE2 稳定 → RDY 拉高 → 等一帧 DIAG1 确认 BIST）；③ 再 PWM Enable=1，DESAT 从此刻起完全有效。

设计结论：本设计的 DESAT 盲区不是设计缺陷而是已知物理约束；弥补手段是系统使能时序（PWM 禁止 + VDC 判据），不需修改驱动 IC 外围。

在三相 H 桥（6 管）中，6 个 1EDI3035AS 共用同一 SPI 总线轮询 DATA，且各相开关切换的 dV/dt 瞬态会耦合到邻近通道的 IN 引脚。

CMTI 定量核查：从 Step 4，关断 dV/dt ≈ VDC/tMilleroff = 400 V/48 ns ≈ 8.3 V/ns（含寄生振铃估计约 ×1.5 → 12.5 V/ns）；1EDI3035AS CMTI ≥ 150 V/ns（min），裕量 = 150/12.5 = 12× ✓。实际中需板级实测（全额 VDC + 最短死区），因寄生布线可使振铃峰值超出仿真预测。

DATA 帧时序：1EDI3035AS 每 8 位帧含 4 bit life-sign（交替 01010101）；20 kHz fsw 时 PWM 周期 50 µs，SPI 轮询 6 通道若每通道 ~5 µs，总开销 30 µs < 50 µs ✓。但若 CMTI 噪声引入 spurious IN 边沿，帧同步会偏一个比特；软件解码须检查 life-sign 连续性（失败 → 置 fault），不能只解码第一帧。

死区与相间耦合：最短死区 200 ns 时，相邻两相几乎同步切换，dV/dt 之间叠加；各通道独立隔离（1EDI3035AS 8 kV 隔离 DIN EN IEC 60747-17），共模抑制物理上足够，但软件不能假设一相的 fault code 不受邻相切换干扰，需逐帧独立解码。

设计结论：CMTI 裕量 12× 充裕，但生产验证必须在最恶劣负载（满额 VDC、最短死区、6 管同时切换）下实测 IN/OUT 脉冲一致性；DATA 帧解码须含 life-sign 校验，不能单帧无条件信任。