半导体器件物理

P 型和 N 型半导体接触后，多数载流子互相扩散，界面附近留下不能移动的带电离子，形成耗尽区（空间电荷区）。这些电离杂质产生的内建电场与扩散电流相互平衡。

三个核心量：

• 内建电位：$Vbi$ ≈ 0.7 V（Si，室温）
• 耗尽宽度：

$W=\sqrt{\frac{2{\epsilon }_s}{q}\left(\frac{1}{NA}+\frac{1}{ND}\right)(Vbi-V)}$

• 电场峰值：$Emax$ = 2·($Vbi$ − V) / W

一个关键推论：掺杂越低的一侧，耗尽区越宽。功率器件几乎总是单边突变结（N^+/P 或 P^+/N），让耗尽区主要在轻掺杂一侧展开——这样轻掺杂侧的宽度和掺杂浓度就决定了击穿电压。

PN 结两种击穿机制不同物理过程——雪崩(高电场加速电子撞击离化)和齐纳(隧穿)。前者温度系数为正,后者为负。功率器件多为雪崩击穿——温度系数正利于并联均流。

反偏电压达到临界值 $Ec$ 时击穿，两种机制物理完全不同（见上表）。

雪崩的正温度系数是个礼物：温度升高 → 晶格散射加强 → 载流子更难获得临界能量 → BV 略升高 → 雪崩自限流。这意味着 MOSFET 在雪崩状态下也能并联（虽然不推荐），因为热点会自动被压制。

对单边突变结，雪崩击穿的物理关系是：

$BV\propto 1/ND$ 直观理解：掺杂越低，同样的电压能在耗尽区里扩展得越宽，电场就越弱，越难达到 $Ec$。

同时，漂移区必须物理上足够厚：

$Wdrift\propto BV$ 这两个约束合起来就是硅限的种子——下一节详细推导。

正偏时势垒降低，载流子注入对侧：

$I=IS\times (exp(qV/nkT)-1)$

• n ≈ 1（理想）或 ≈ 2（复合主导）
• kT/q ≈ 26 mV（室温热电压）

每增加 60 mV 正偏，电流增加约 10 倍。这个陡峭关系是所有二极管、BJT、IGBT 导通特性的基础。

基础 PN 结已经说明了“低掺杂一侧决定耗尽区怎样展开”，而功率二极管只是把这件事放大成可承受数百到数千伏的垂直结构。对典型的 P^+ / N^- / N^+ 功率二极管来说，反偏时真正承压的是 N^- 漂移区；因此，器件能扛多高的电压，最终由漂移区的厚度、掺杂和材料临界电场一起决定，而不是由金属接触或表面沟道决定。

这组关系的工程含义很直接：想提高耐压，就要把漂移区做厚、做轻掺杂，让同样的反压分摊在更宽的空间里；反偏继续升高时，真实器件理想的终点也不是“把耗尽区一路推到结构末端”，而是让峰值电场先在可控位置达到雪崩条件。也正因为此，功率二极管必须配合边缘终端和表面钝化来摊开二维电场，否则器件往往先在边角失效，而不是在中心区按一维公式击穿。

同一段漂移区在反偏时负责承压，正偏时又必须让电流穿过，所以“耐压优化”和“导通优化”从一开始就是同一物理对象上的反向要求。对只依赖多数载流子导电的单极器件来说，这个矛盾最裸露，因为导通电阻几乎完整地暴露在轻掺杂漂移区上。

于是，提升击穿电压需要 W_D 更厚、N_D 更低，降低导通损耗却要求 W_D 更薄、N_D 更高；所谓 unipolar limit，本质上就是这两组要求无法同时满足。这条矛盾链既是后面 MOSFET 技术 中硅限的起点，也是为什么高压 Schottky 会越来越吃亏的原因。

当单极路径在高耐压段把导通损耗推得过高时，器件设计只有两类出路：要么坚持多数载流子导电，保住速度和零存储电荷；要么接受少数载流子注入，用电导调制换低导通损耗。Schottky、PiN 和 IGBT 的分叉，根子都在这里，而不是在封装或控制方式上。

决定这组折中的关键旋钮是载流子寿命 $\tau$：$\tau$ 越高，导通越轻松，但关断越难；$\tau$ 越低，恢复更快，但导通损耗会上升。后面 IGBT 技术 里的拖尾，本质上就是这只“寿命旋钮”被拧向低导通损耗一侧后的必然结果。

SiC 并不是简单把硅二极管按比例缩小，而是把“高临界场材料”和“表面电场管理”这两个问题重新捆在一起。因为 SiC 的临界电场远高于 Si，高压 Schottky 在 SiC 上终于成为现实；但工作电压和电流一旦升高，纯表面 Schottky 的漏电、表面峰值电场和雪崩鲁棒性又会重新成为瓶颈，所以需要在“纯 Schottky”和“纯 PiN”之间引入更可控的中间态。

• JBS（Junction Barrier Schottky） 通过在 Schottky 区域下方布置 P 区来重分布反偏电场，重点是把峰值电场从表面移开，因此它更接近“被结势垒修饰过的 Schottky”，目标是在尽量不引入明显少子存储的前提下改善漏电、耐压和雪崩鲁棒性。
• MPS（Merged PiN Schottky） 则更进一步：低电流时尽量保持 Schottky 的快恢复特征，高电流或浪涌时允许局部双极注入参与导通，以换取更好的浪涌能力和高电流压降表现。

从页面整体逻辑看，JBS / MPS 的意义不只是“又多了两种二极管结构”，而是把本页前面讲过的三条物理链真正合在一起：PN 结负责分布电场，单极路径决定速度，双极路径决定导通损耗与恢复代价。也正因为这三条链在 SiC 上同时被放大，JBS / MPS 才会成为理解现代 SiC 二极管和后续 SiC MOSFET 体二极管边界的关键桥梁。

$Vth$ 是沟道反型层形成的门槛：

$Vth=VFB+2{\varphi }_F+\frac{\sqrt{2{\epsilon }_{s}qNA(2{\varphi }_F)}}{Cox}$

• $VFB$：平带电压（栅-半导体功函数差）
• 2·φ_F：让表面完全反型的表面势
• 第三项：耗尽区电荷贡献
• $Cox$ = ε_ox/$tox$：单位面积氧化层电容

工艺调整 $Vth$ 的三个旋钮：衬底掺杂 $NA$（高 → $Vth$ 高）、氧化层厚度 $tox$（薄 → $Vth$ 低）、注入调节。

温度系数：$Vth$ 随温度下降约 −2 ～ −5 mV/°C。这就是 MOSFET 高温下容易被干扰电压误开通（尤其是 Cross-talk 场景），以及为什么 SiC MOSFET 的 Spirito 线性区热失控问题。

MOSFET 4 个工作区分对应不同应用模式——截止区(关)、亚阈值(模拟低功耗)、饱和(线性应用)、欧姆(开关导通)。功率电子主要工作在欧姆区(开)和截止区(关),线性区只在某些特殊场景。

$ID$ 特性：截止区 $ID$ ≈ 0；线性区 $ID$ ∝ $VDS$；饱和区 $ID$ ∝ ($VGS$−$Vth$)²；亚阈值区 $ID$ 指数增长。

功率 MOSFET 绝大多数时间在截止或深线性区，开关过渡瞬间穿过饱和区。线性应用（电机软启动、热插拔）长时间停在饱和区——这是 Spirito 效应的舞台（详见 MOSFET 页第六节）。

漂移区电阻：

$Rdrift=\frac{Wdrift}{q{\mu }_{n}NDA}$ 代入阻断约束：

• 击穿电压 BV ∝ 1/$ND$
• 漂移区厚度 $Wdrift$ ∝ BV

连乘起来：

$Rdrift\times A\propto Wdrift/ND\propto B{V}^2$ 再把迁移率 μ 随掺杂略微下降的二阶效应考虑进来，得到：

$RDS(on)\times A\propto B{V}^{2.5}$ ← 硅限 (Silicon Limit) 这是硅基 MOSFET 无法绕开的物理天花板：

• 100 V 器件作基准
• 600 V 器件：(600/100)^2.5 ≈ 88× → $RDS(on)$ 暴涨
• 1200 V 器件：～500× → 几乎不可用

这就是为什么 600 V+ 大电流场合没有硅 MOSFET，必须用 IGBT 或 SiC。

SuperJunction 用电荷补偿原理把硅限的 BV^2.5 降到 BV^1.3——P 柱与 N 柱交替排列,正反掺杂电荷在击穿时互相抵消,允许漂移区高浓度掺杂(降 R)同时维持高 BV。这是 Si MOSFET 物理上的最大突破。

Infineon CoolMOS 在 1998 年用结构创新突破了硅限。核心思想：漂移区做成交替的 P/N 柱。

工作原理：

关断时：P 柱和 N 柱互相耗尽，耗尽方向是横向而不是纵向。电场均匀分布在整个漂移区，允许 N 柱掺杂提高 5～10×。

导通时：N 柱作为低阻通道。$Rdrift$ 比传统结构低 5～10×。

结果：

传统硅限:  R_DS(on) · A ∝ BV^2.5
超结:     R_DS(on) · A ∝ BV^1.3    ← 打破硅限

代价：

• 工艺复杂（多次深外延 + 深注入，或深沟槽 + 回填）
• 关断瞬间的电荷平衡应力——如果工艺偏差让 P/N 电荷不平衡，电场分布恶化
• 体二极管 $Qrr$ 较大（P 柱存储了空穴）

典型产品：Infineon CoolMOS C7 / CFD7、ST STW、Toshiba DTMOS。多用于 500～950 V 的 PFC 和开关电源。

$BFM=\epsilon \cdot {\mu }_n\cdot E{c}^3$

• $\epsilon$：介电常数
• ${\mu }_n$：电子迁移率
• $Ec$：临界击穿电场

$E{c}^3$ 这一项是决定性的。

Si/SiC/GaN 物理参数差距极大——临界击穿场 SiC 是 Si 10×、GaN 11×、热导率 SiC 是 Si 2.5×、GaN 0.7×。这些参数差距决定了三种材料各自的优势区。

SiC 的 BFM 为什么这么高：主要靠 $Ec$ 的 3 次方——(3.0/0.3)³ = 1000——再乘 ε 和 μ 的贡献，最终约 3000×。

直观表达：

相同 BV 下，SiC 漂移区掺杂可以高 100×，厚度可以薄 10× 
→ R_drift × A 降低约 100~300×
→ 1200 V SiC MOSFET 的 R_DS(on) 约等于 600 V 硅 MOSFET

这就是 1200 V SiC MOSFET 能做到 30 mΩ，而 1200 V Si MOSFET 根本无法商用的原因。

SiC MOSFET 用 $Si{O}_2$ 作栅氧（和 Si 相同），但 $Si{O}_2$/SiC 界面的质量远不如 $Si{O}_2$/Si：

界面态密度 $Dit$：

• Si：～$10^{10}$ cm⁻²·eV⁻¹
• SiC：～$10^{12}$ cm⁻²·eV⁻¹（高 100 倍）

物理来源：

• 悬挂键：SiC 有两种原子（Si 和 C），高温氧化时 C 原子部分离化为 CO / $C{O}_2$ 逸出，留下带电的悬挂键
• 近界面氧陷阱
• 碳团簇：未完全氧化的碳原子聚集在界面

后果：

• 沟道迁移率低：有效迁移率只有 10～30 cm²/V·s（体迁移率 950 的 1～3%）
• $Vth$ 漂移（BTI）：高温高偏置下界面态充放电
• 体二极管 BPD 退化：体二极管导通时触发基平面位错扩展

工艺缓解：

• NO / $N2O$ 后氧化退火：$Dit$ 降低约 10 倍
• $POC{l}_3$ 钝化
• 不同晶面选择（a 面 / m 面）

但商用器件的沟道迁移率仍然只有 30～50 cm²/V·s——是 SiC MOSFET 最大的性能损失来源。

IGBT 是 MOSFET + BJT 的复合器件——上面 MOSFET 控制开关(电压驱动),下面 BJT 实现高耐压低导通(电流放大)。下图给器件剖面。

IGBT = MOSFET + P^+ 层：

IGBT 的 $VCE(sat)$ 低根因是双载流子注入——$P^{+}$ 集电极注入空穴,与 N 漂移区电子复合形成等离子体,大幅降低漂移区电阻。这就是"电导调制"。

漂移区载流子浓度从 $ND$（～$10^{13}$ cm⁻³）涨到 n ≈ p ≈ $10^{16}$～$10^{17}$ cm⁻³，增加 1000～10000 倍。电阻率反比于 (n+p)，所以漂移区电阻降同样倍数。

这就是 IGBT 低 $VCE(sat)$ 的本质——用少数载流子存储把漂移区变成"低阻等离子体"。

IGBT 关断有"电流拖尾"现象——MOS 沟道一关,但漂移区里的空穴等离子体不会立即消失,要靠复合慢慢消散。这段时间 $V\cdot I$ 都不为零,形成大的 $Eoff$ 损耗。

拖尾是电导调制的必然代价——你不能只要电导调制，不要拖尾。

拖尾段占 $Eoff$ 的 60～70%，是 IGBT 开关损耗的主要来源。拖尾时间决定了 IGBT 的开关频率上限——典型 ～30 kHz，再高损耗就太大。

IGBT 三代结构演进——PT(Punch-Through)→ NPT(Non-Punch-Through)→ FS(Field-Stop)。每代解决前代短板,FS 是当代主流(综合最优 + 温度系数正)。

拖尾特性：PT 短、NPT 略长、FS/Trench+FS 可调。

四代结构在"电导调制强度 vs 拖尾 vs 温度系数"三维里找不同的平衡点。**FS（Field-Stop）**是现代主流：同时具备低 $VCE(sat)$、可控拖尾、正温系数——Infineon IGBT3/4/5/7、三菱 CSTBT 都是 FS 结构。

GaN HEMT 靠 AlGaN/GaN 异质结自然形成的 2DEG 沟道——不需要掺杂就有高浓度高迁移率电子层。这是 GaN 的核心优势:沟道电阻极低,开关速度极快。

2DEG 的来源：AlGaN 和 GaN 晶格常数不匹配 → 界面产生压电极化 + 自发极化 → 感应出高密度的电子浓度（～$10^{13}$ cm⁻²）。

这些电子不是靠掺杂来的，而是靠极化场束缚的 —— 没有掺杂散射，迁移率可达 2000 cm²/V·s（比 Si 的 1450 还高）。

GaN HEMT 天生是耗尽型(0V 关不断)——这与功率应用要求"上电安全关断"矛盾。增强型 GaN 通过 P-GaN gate 或 cascode 结构强行做成 0V 关断,这是商用 GaN 必须解决的关键工程问题。

• Depletion-mode（耗尽型）：0 V 栅极时沟道导通，需负压关断。早期器件，不适合功率应用（失效短路）。
• Enhancement-mode（增强型，常关型）：用 p-GaN 栅或凹槽结构耗尽 2DEG，正栅压时才导通。现代功率 GaN 都是增强型。

优势：

• 无漂移区电阻（2DEG 就是沟道本身，横向流动） → $RDS(on)$·A 极低
• 极低 $Qg$、$Qoss$ → 开关损耗远低于 Si 和 SiC
• 无体二极管 $Qrr$（反向导通靠沟道耗尽复原）
• 理论开关频率可达 MHz 级

工程边界：

• $VGS$,max 仅 ±7 V（p-GaN 栅）→ 极易栅极击穿，驱动必须严控
• $VDSS$ 上限约 650 V（工艺未成熟到更高）
• 动态 $RDS(on)$：开通瞬间 $RDS(on)$ 暂时升高（陷阱效应）
• 成本高

应用甜点：

• USB-PD / 快充（20～100 W）
• 48 V 服务器电源（100～1000 W）
• 无线充电
• 数据中心高频 DC/DC

低压段的首要矛盾通常是开关频率、体积和效率，因此 GaN 与低压 Si MOSFET 会反复交替出现，重点不在阻断能力而在开关损耗和封装寄生。

高压段开始进入漂移区和开关损耗的硬约束区间，所以 Si SJ、SiC 和混合方案的分界点会明显出现，频率和母线电压是主导变量。

工业和牵引侧的核心问题往往不再是把频率做高，而是把大电流、大热容量和高可靠性做稳，所以 IGBT 及其模块仍然有明确的生存区间。

对长沟道 MOS 而言，一阶主导项主要只有三个：阈值电压 $VT0$、低场迁移率 $\mu$ 和 slope factor $n$。其中 $VT0$ 随温度升高而下降，会把过驱动电压往上推；$\mu$ 随温度升高而下降，又会把电流与跨导往下拉；$n$ 的温漂通常更弱，主要负责修正 moderate 到 weak inversion 附近的零点位置。也正因为这三项方向不同，温度才不是“统一变差”这么简单，而是会在数字路径里表现成延迟退化，在模拟路径里表现成参考源、增益、极点、噪声和失调的再分配。

工程上常把这三项先压缩成简单温度模型：

其中 $\partial VT0/\partial T$ 常落在负的毫伏每摄氏度量级，${\alpha }_{\mu }$ 则常为负值。这说明温度升高时，器件一边想靠更低的阈值拉高电流，另一边又因输运能力下降而失去跨导；ZTC / GZTC 正是这两股趋势在同一条电流链里彼此对冲后的结果。

ZTC 不是“几条转移曲线偶然相交”，而是某个器件量对温度的一阶导数为零。对 MOS 漏电流来说，可写成

在 strong inversion 近似下，这个条件可以直接展开成“迁移率下降”和“阈值下降”两项打平的平衡式：

其中 $m=1$ 对应线性区，$m=2$ 对应饱和区。它说明 ZTC 的本质不是温度不再影响器件，而是两种主导温漂刚好互相抵消。

若只停留在平方律，设计者仍然不知道零点到底落在哪个反型区。all-region 长沟道模型的价值，在于它把外部偏压、反型程度和漏电流串成连续链路，而不是把 weak、moderate、strong inversion 硬切成三段：

这样一来，ZTC 与 GZTC 就都能被投回 $if$、$gm/ID$ 和过驱动电压这些设计坐标。文献给出的 180 nm 长沟道 NMOS 例子里，ZTC 出现在约 760 mV 的 $VGB$、约 430 mV 的 $VT$ 附近，对应过驱动约 330 mV；UICM 进一步给出最小 ZTC 与 GZTC forward inversion level 大约分别为 $15.6$ 和 $9.1$，对应最小过驱动约 108 mV 和 66 mV。这组结果的结论非常明确：ZTC / GZTC 都通常落在 moderate 到 strong inversion，而不是深弱反型。

真正可设计的不是单个零点，而是零点附近整段可调斜率。工作点高于 ZTC 时，器件更容易表现出 PTAT 行为；低于 ZTC 时，则更容易转成 CTAT；正好落在 ZTC 本点时，一阶温漂最小。因此，带温度系数的偏置电流并不是在原零点外面再贴一层补偿，而是在把等效零点整体搬到新的反型程度上。这样，PTAT / CTAT 电流源、自偏置环路和 $gm/ID$ 选点就不再是分离技巧，而是同一条温度物理链上的不同落点。

当目标是稳参考电流、稳过驱动或稳某个静态工作点时，普通 ZTC 往往已经足够；但若目标是稳跨导、稳 GBW、稳极点或稳相位裕度，真正该看的就不是 $\partial ID/\partial T=0$，而是 GZTC 对应的 $\partial gm/\partial T=0$。这也是为什么同样的补偿逻辑会同时出现在模拟 OTA 和低电压数字路径里：前者关心跨导主导的动态指标，后者则会在 supply-side ZTC 附近出现 inverted temperature dependence，使延迟对温度的方向不再单调。130 nm 双级 Miller 运放的案例也说明了代价转移这一点：给偏置电流注入合适温度系数后，GBW 和相位裕度的温漂可以明显变小，但低温噪声和 slew rate 可能同时变差，最后往往要用更高静态电流去把副作用压回去。

ZTC / GZTC 之所以有用，是因为它把温度问题压缩成了偏置坐标；但它绝不是 sign-off 终点。只要离开长沟道、理想工艺和单一工作区，这个零点就会被工艺窗口、漏端偏压、短沟道效应和量测散布一起拖动。因此，真正要带走的不是“某个电压值”，而是下面这套使用顺序：

• 工艺窗口先行：$NA$、$tox$ 这类阈值与氧化层相关参数会明显推动 $VGZ$ 与相关电容零点漂移，所以 ZTC 不是脱离工艺的固定点。
• 工作区不能混用：饱和区的 ZTC 近似像固定 gate bias，而线性区零点会随 $VDS$ 与温度范围滑移；在某个小 $VDS$ 下量到的交点，不能直接复用到另一种漏端偏置。
• 先说明要稳哪个物理量：系统若真正敏感的是跨导、栅电容或三极区电阻，就应分别看 GZTC、栅电容 ZTC 或电阻零点，而不是默认所有问题都由 $ID$ 的 ZTC 解决。
• 长沟道模型只给方法感：all-region 解析式通常依赖长沟道、均匀掺杂、gradual-channel approximation、无明显 gate leakage 与无强 NQS 等前提，它适合做偏置与温漂洞察，但不能直接代替深亚微米短沟道 CMOS 的 sign-off 模型。
• 验证必须按链条收口：真正可靠的流程应当是“一阶机理 → 二阶曲率 → 短沟道修正 → PVT / measurement”；只凭室温下几条曲线的交点，还不能宣称器件或电路对温度不敏感。

沿着这条链回看，ZTC / GZTC 最有价值的地方，并不是给出一个神奇偏置点，而是把 MOSFET 的温度物理、模拟偏置设计和数字时序边界放回同一个可推导、可扫描、可验证的坐标系里。

在写任何漏极电流公式之前，MOSFET 首先是一个“栅极 + 氧化层 + 半导体表面”的电静力学问题。把 Crawford 原书的 p-channel / n-substrate 例子翻成今天更常用的 n-channel 记号后，极性会翻转，但表面状态的顺序不变：栅压连续扫描时，半导体表面总是依次经历积累、耗尽和反型。这里真正被控制的不是“电流有没有突然出现”，而是表面哪一类载流子在主导，以及氧化层两侧的电荷怎样重新分账。

把这件事压成一条式子，就是

其中 $QG$ 是栅极电荷，$Qss$ 是界面固定电荷或表面态的等效项，$QD$ 是耗尽区固定电荷，$QI$ 是反型层移动电荷。flat-band 的意义不在于“器件此时已经导通”，而在于它给出了真正的零点：先把功函数差和界面电荷造成的起始弯带抵消掉，后续新增的栅压才是在主动把表面推向耗尽和反型。沿着同一条链看 MOS 电容的小信号 C-V 曲线，也就不再神秘了：积累区电容接近 $Cox$，耗尽区因为等效极板距离增大而下跌，强反型后新增栅电荷重新主要落到沟道上，电容又朝 $Cox$ 靠拢。

一旦把 flat-band 放回表面电荷预算里，阈值公式就不再是需要死记的结果，而是三笔物理代价的相加。第一笔是工艺和界面先吃掉的偏移项，第二笔是把表面从体区掺杂状态拉到强反型边界的表面势，第三笔是把这段耗尽区真正撑起来所需的电荷代价，因此可写成

这三项里，$VFB$ 说明阈值从来不只是功函数差，还包含界面固定电荷先吞掉多少栅场；$2{\varphi }_F$ 说明阈值本质上是“表面被拉到强反型边界”的条件；最后一项说明沟道出现前，栅极必须先为耗尽区支付电荷预算。也正因为阈值来自耗尽区电荷，substrate bias 才会像“第二个 gate”一样把它继续推高：

body effect 不是额外补丁，而是耗尽层加深后，栅极必须先中和更多固定电荷的直接结果。用 $\sqrt{ID}$ 对 $VG$ 外推得到的阈值，也因此更适合被理解成“长沟道平方律开始变得好用的工程门槛”，而不是某个物理上电流从零突变到有限值的硬断点。

当表面已经进入稳定反型后，MOSFET 才从 MOS 电容变成一条可积分的沟道。沿沟道位置 $y$，局部反型电荷近似写成

这条式子比最后的 $ID$ 公式更重要，因为它直接说明了两件事：栅压先决定“总共能养活多少沟道电荷”，漏端电位再沿沟道逐步吃掉其中一部分有效栅氧压降。把漂移电流沿沟道积分，才得到熟悉的长沟道 triode 区关系

这就是为什么线性区本质上是“受沟道电位分布调制的电阻”，而不是一个与阈值无关的独立工作区。继续升高漏压时，最先被抽空的是漏端附近的反型电荷；当漏端沟道电荷降到零，triode 与 saturation 的边界便落在

此时理想长沟道饱和电流变成

所谓 pinch-off，因此不是“漏压从此再也不起作用”，而是“漏端反型电荷先被抽空，主控制量从 $VDS$ 转到过驱动电压 $VGS-Vth$”。这正是第 3.2 节四个工作区背后的统一物理：区间切换不是四套孤立公式，而是同一份沟道电荷在不同边界条件下的不同投影。

一旦把电流写成沟道电荷的积分，很多看似分散的器件参数都会自动合并到同一条链上。对理想长沟道饱和区，

而在小 $VDS$ 的 triode 端点附近，沟道等效电阻近似为

这说明更大的 overdrive、更高的迁移率和更大的 $W/L$ 会同时带来更高的跨导和更低的沟道电阻；它们不是独立优化目标，而是同一份反型电荷预算从两个端口看见的结果。进入饱和后，真实器件的输出曲线也不会完全水平，因为漏端耗尽区继续向源端推进、有效沟道长度继续缩短，还会留下漏端对沟道的静电反馈，因此常被压成

有限的 $gds$ 与 $ro$ 不是经验瑕疵，而是 drain 仍在反向参与沟道电荷控制的证据。把这条链再放进电路里，源极退化便只是局部负反馈对同一跨导的再分配：

因此，串源极电阻并不是简单“拿掉一点增益”，而是在用外部电阻把原本由工艺和工作点决定的裸器件跨导，改写成更稳定的电路跨导。

Crawford 这套一阶理论今天仍然值得保留，不是因为它能精确覆盖现代功率 MOSFET 的全部细节，而是因为它守住了最不该丢的骨架：先有表面势与电荷平衡，后有沟道电流、跨导、导通电阻与输出电导。它解释了为什么紧凑模型会从 MOS 电容和表面势出发，也解释了为什么第 7 节讨论模型家族时，平方律、charge-sheet 近似和 all-region 模型会自然连成一条线。

但这套图景同样有明确边界，超出边界后就不能再把它当成 sign-off 模型：

• 它默认 gradual-channel approximation、长沟道和强反型成立，因此阈值附近、弱反型和短沟道高场区都不能硬套同一套平方律。
• 它默认迁移率近似常数，而真实器件在高垂直电场下会出现明显的 mobility degradation，所以高 $VGS$ 的导通改善会逐步进入边际递减。
• 它把 $Qss$ 压成常量，也把源漏串联电阻、显著 DIBL 和强非线性寄生电容先忽略掉，因此只适合做一阶物理判断，不适合直接替代完整参数提取。
• 对功率 MOSFET 而言，它还没有包含漂移区、电流收缩的 JFET 区、非线性 $Cgd$ / $Coss$、体二极管 $Qrr$、雪崩和电热反馈，所以最终开关波形与损耗必须回到厂商行为模型或更完整的紧凑模型。

即使把本征速度写成 $fT\sim gm/(2\pi Cin)\propto 1/L^2$，它也只是在说明“沟道本体有多快”，而不是在承诺电路里的实际开关边沿会同样快。真实功率器件的速度和损耗，最终仍由寄生电荷、封装、布局与驱动共同决定。也正因为如此，这一章最合适的位置不是替代第 3 节或第 7 节，而是作为两者之间的桥梁：先把阈值与工作区的物理直觉钉牢，再去看现代模型究竟压缩了哪些物理、又故意丢掉了哪些物理。