EMC 与绝缘配合

车上的 EMI 多数源于"高 dV/dt 或高 di/dt 节点"——下表把主要源按物理机制分类。识别源头决定治理路径:dV/dt 源用屏蔽,di/dt 源用减小回路面积,慢源用滤波。

功率电子里最大的干扰源就是开关节点的 dV/dt——这是 EMI 头号嫌疑人。

传导干扰：干扰电流通过导线（电源线、信号线、I/O 线）从设备流出。

• 差模（DM, Differential Mode）：干扰电流在两根线之间（电源正线和回线），方向相反
• 共模（CM, Common Mode）：干扰电流在所有导线和地之间，方向相同

辐射干扰：干扰电磁波通过空间传播，由"天线"辐射。

一个经验规律：

• < 30 MHz：以传导为主
• 30 MHz ～ 300 MHz：传导和辐射都重要
• > 300 MHz：以辐射为主

传导 EMI 用滤波器解决（EMI 滤波器、X / Y 电容），辐射 EMI 用布局 + 屏蔽解决。

EMC 治理七大手段对应不同源/路径/对象——屏蔽对辐射、滤波对传导、隔离对共模、走线优化对回路。新人最常的错是只用一种手段(加大滤波器),实际上 EMC 需要"路径上每一段都治理"。

一个重要的工程原则：源头优化 > 路径切断 > 末端屏蔽。能从源头减小干扰（如减小 SW 节点面积、用软开关），就不要加滤波器；能靠滤波器解决，就不要上屏蔽。

开关节点(MOSFET drain) 的 dV/dt 是车内最强的 EMI 辐射源——开关节点与机壳之间形成偶极子天线,频率覆盖 dV/dt 的高次谐波。SiC 比 IGBT 严重 5-10×——SiC 的 dV/dt 50V/ns vs IGBT 5V/ns。

SW 节点（Switch Node）就是 Buck / Boost / LLC 等变换器里电压快速跳变的那个节点——通常是主开关管的漏极或源极连接到电感的那个点（物理图景如上图）。这个节点每秒跳变 $10^4$～$10^6$ 次，每次 dV/dt 都是一个电磁脉冲。

它是一个天线：

$P\text{rad}\propto A{\text{antenna}}^2\cdot f^2\cdot V{\text{drive}}^2$ 减小辐射的唯一办法：让这个节点的铜面积尽量小。具体做法：

• 不在 SW 节点铺铜（和功率走线不要混淆）
• SW 节点走线越短越好
• 不做热岛（SW 节点不用来散热，散热应该在输出电容）
• 不跨层走（避免用 via 把它扩展到其他层）

量化：把 SW 节点铜面积从 2 cm² 减小到 0.5 cm²，辐射 EMI 可以降低 约 12 dB。这往往是 EMI 不过关时最先做的优化。

主回路的 di/dt 产生磁场,磁场以距离平方衰减但回路面积越大辐射越强。这就是为什么"最小化热回路面积"是 EMI 治理第一条铁律——不只是过冲问题,也是辐射问题。

主回路（Commutation Loop）就是功率电流在开关器件 ON/OFF 切换时突然改变路径的回路，在 Buck 里如上图所示。关键：当 S 从 ON 切到 OFF 瞬间，功率电流立刻从"经过 S 的回路"换到"经过 $LD$ 的回路"。这种电流路径的突然改变在主回路的差集（即只在一条路径上流过电流的部分）里产生巨大 di/dt。

这个差集就是 di/dt 环路。它产生磁场辐射，功率 ∝ (环路面积)² × (di/dt)²。

减小辐射的方法：最小化 $Cin$ 到 MOSFET 到 $LD$ 的回路面积。具体：

• $Cin$ 紧贴 MOSFET 的漏极（高频电流源）
• $LD$ 紧贴 MOSFET 的源极（或同步整流 MOSFET）
• $Cin$ 到地的回流路径和功率走线重叠，形成最小环路
• 高频 $Cin$ 用陶瓷（低 ESL），紧贴 MOSFET；低频 $Cin$ 用电解

一个好的 Buck PCB 布局主回路面积 < 50 mm²。坏的布局可能 > 500 mm²——辐射 EMI 相差 20 dB。

共模电流通过寄生电容(器件→散热器→PE)流动产生传导 EMI——这条路径被很多新人忽略,以为只有差模 EMI(LISN 测的两线之间)。共模治理需要 CM choke 而不是普通 EMI 滤波器。

4.3.1 先看共模电流是怎么绕出来的

先把路径看清，后面才知道为什么很多“明明滤波够大”的板子仍然会在 LISN 上测出共模超标。

4.3.2 再看 Y 电容如何给它一条近路

Y 电容的价值不是简单“多一颗电容”，而是人为给共模电流安排一条更短的内部回路，减少它流出设备外壳。

4.3.3 最后看共模扼流圈如何把它卡住

当回流路径已经被定义之后，共模扼流圈才真正发挥作用：它不碰差模功率流，只专门对共模噪声增加阻抗。

共模电流是最常被误解的 EMI 源，其产生路径如上图。关键认识：共模电流不是从电源正负线出去的——它是通过杂散电容耦合到金属外壳，再通过地线流回电网。这是 "浮地"设计里共模 EMI 的主要来源。

抑制共模电流的三板斧：

1 Y 电容（共模接地电容）：

Cy 给共模电流提供一个"近路"——不通过 PE 线，而是直接在电源线内部回流。这样共模电流不流出设备，不被 LISN 测到。

Y 电容的容量受限——它决定了设备"泄漏到地"的电流，IEC 60950 / 62368 规定消费设备的最大对地泄漏电流（通常 < 3.5 mA）。所以 Y 电容通常 < 4.7 nF。

2 共模扼流圈：

共模扼流圈与 Y 电容配合使用——扼流圈阻挡共模，Y 电容给共模提供回路，两者合力把共模 EMI 压下去。

3 减小高 dV/dt 节点到散热器的耦合电容 $Cp$：

• 让 MOSFET 和散热器之间的绝缘片薄但介电常数低（聚酰亚胺 > 硅胶 > 陶瓷）
• 或者绝缘整个散热器（把散热器做成浮地）—— 这样 $Cp$ 再大也没有共模路径
• 或者小功率的用 SOT 封装直接焊 PCB 铺铜散热，完全没有散热器共模问题

主回路面积直接决定 EMI 辐射强度——面积平方反比定律,面积减半辐射降 6dB。下图给出"好布局 vs 坏布局"对比,工业标杆是热回路 < 1cm²(SiC 主驱)。

右边的布局辐射 EMI 比左边高 20 dB。关键是 $Cin$、MOSFET、同步整流二极管（或 SR MOSFET）三者必须挨在一起。

SW 节点的辐射 ∝ 铜面积²。一厘米的 SW 节点走线辐射是一毫米的 100 倍。

具体做法：

• SW 节点只做必要连接：MOSFET 源极 → 电感的一端。不要用它做散热、不要铺铜。
• SW 节点不跨层：避免用 via 把它扩到多个层。
• SW 节点远离 I/O 和敏感信号：避免容性耦合到外部走线。

完整地平面给信号提供最短回流路径——分割地平面强迫电流绕路,产生大环路辐射。这条原则与 ADC 章节的"单一地平面"是同一回事。

高频信号的回流电流不沿"最短路径"走，而是沿"阻抗最低路径"走——在 PCB 上就是紧贴信号线正下方的参考平面（GND 或 VCC），如上图所示。

跨越地平面分割（Slot、Via 隔离区、电源平面和地平面之间的间隙）是高速 PCB 布局的头号罪行。

判断方法：找一根高速信号线，沿着它走，看它下方的参考平面是否连续。如果任何一处被切断，那里就是 EMI 灾难源。

工程修复：

• 在信号线下方加"跳线"（crossover bridge），让回流能绕回
• 重新布线让信号绕开分割区
• 或者在跨越处加缝合电容（bridge capacitor）让回流通过电容跨越

数字 IC 的电源纹波抑制靠片外去耦电容。但去耦电容必须紧贴 IC 电源引脚——走线越长，寄生电感越大，高频去耦失效。

计算：

走线 5 mm @ 100 MHz → L_trace ≈ 3 nH
感抗 X_L = 2π × 100 MHz × 3 nH ≈ 1.9 Ω

电容 100 nF @ 100 MHz → X_C ≈ 0.016 Ω

总串联阻抗 ≈ X_L = 1.9 Ω (L 主导，C 完全失效)

结论：走线 5 mm 就足以让 100 nF 去耦电容在 100 MHz 完全失效。

正确做法：

• 去耦电容焊盘紧贴 IC 电源引脚（< 1 mm 距离）
• 用短 via 直连到内层电源 / 地平面
• 放在 IC 背面效果最好（via 直接穿过）

多档去耦：

• 大容量（10 μF 钽或 MLCC）：低频去耦（kHz～MHz）
• 中容量（100 nF X7R）：中频去耦（MHz～几十 MHz）
• 小容量（10 nF 或 1 nF）：高频去耦（几十 MHz～GHz）

每一档都要贴近 IC，三档联合提供全频段低阻抗。

经典难题：在同一个 PCB 上有数字电路（MCU、FPGA）和模拟电路（ADC、运放、精密基准），如何处理地平面？

错误做法：把地平面"分割"成数字地和模拟地两块，然后在多处连接。

问题：数字电流会穿过连接点流到模拟地，污染模拟地的电位参考。

正确做法（两种）：

1 单一地平面（Single Ground Plane）：

• 整块地平面不分割，所有地都连在一起
• 靠布局隔离（模拟器件放一边，数字器件放另一边）
• 靠回流路径隔离（模拟和数字信号在不同区域，不相互干扰）
• 现代主流方案——简单、可靠、高频效果好

2 分割地平面 + 单点连接：

• 模拟地和数字地物理分开
• 只在一点连接（通常是 ADC 的 AGND / DGND 焊盘附近）
• 高频数字电流无法绕过这个单点流入模拟地
• 有风险：跨越地分割的走线会有回流问题

推荐：除非有明确理由，否则用单一地平面。分割地平面是老一代设计思路，在现代高速 PCB 上弊大于利。

Π 型滤波器用 C-L-C 拓扑实现共模 + 差模双重抑制——前后电容对地泄共模,中间电感拦差模。典型应用:开关电源输入端的 EMI 抑制。

组件角色：

• $CX$ (X 电容)：差模电容，放在 L 和 N 之间。阻挡差模 EMI。
• $CY$ (Y 电容)：共模电容，放在 L / N 到 PE 之间。给共模电流提供回路。
• 共模扼流圈：两个反向绕组，只对共模有感抗，对差模透明。
• 差模扼流圈：独立线圈，对差模有感抗。通常和共模扼流圈合在一起（共模扼流圈的漏感充当差模扼流圈）。

截止频率：

目标：$fc$ < 150 kHz（CISPR 22 的起始测量频率），让所有 EMI 测量频段都被滤掉。

开关电源 EMI 滤波器的典型选择：

• $CX$：100 nF ～ 1 μF，Class X2 安规电容
• $CY$：1 nF ～ 4.7 nF，Class Y1 / Y2 安规电容
• $LDM$：100 μH ～ 1 mH
• $LCM$：2 mH ～ 20 mH

实务：先从一个 Π 型滤波器开始，不够再叠加一级。大多数消费电子只需一级，工业高功率设备可能需要两级。

这是安全关键的选型——不是所有电容都能用在电源 EMI 滤波器。

Class X 电容（差模用）：

• 连接在 L-N 之间
• 失效模式：短路会导致电源短路（烧熔丝或保护器）—— 不会电击
• 可以相对自由选型

Class Y 电容（共模用）：

• 连接在 L/N 到 PE 之间
• 失效模式：短路会导致地线带电 → 电击风险
• 必须专门的安规 Y 电容，通过 UL/IEC 60384-14 认证
• 失效行为要求必须开路，不能短路

绝对不能用普通 MLCC 代替 Y 电容——它短路失效会致命。

现象：LISN 测量显示某个频点超标。

步骤：

• 确定差模 / 共模：把两根电源线分别测一次，如果两根都超标 = 共模；如果一根明显高 = 差模主导
• 差模问题：
  • 加大 $CX$
  • 加差模扼流圈
  • 减小主电流回路面积
• 共模问题：
  • 加 Y 电容（在限值内）
  • 加共模扼流圈
  • 检查高 dV/dt 节点到地的寄生电容
  • 绝缘散热器（浮地）
• 找具体源头：把频谱超标的频率对应到开关频率或其谐波——如果是 $fsw$，是差模主导；如果是 $fsw$ 的高阶谐波，是高 dV/dt 辐射到电源线

现象：3 m 距离的辐射测量在某个频点超标。

步骤：

• 使用近场探头找发射源：
  • H 探头贴近 SW 节点、电感、MOSFET、功率回路
  • E 探头找辐射源（通常是 SW 节点）
• 看信号频率：
  • $fsw$ 的低阶谐波 → 主回路磁场辐射 → 减小回路面积
  • $fsw$ × 10 以上 → 高 dV/dt 节点 → 减小 SW 节点面积、磁珠、缓冲 RC
  • 100 MHz+ → 可能是驱动栅极振荡，加磁珠或增大 $RG$
• 屏蔽：
  • 全局铜箔屏蔽（最后手段）
  • 局部金属罩（覆盖 SW 节点和功率回路）

EMC 故障诊断有几个标准实验室工具——LISN 复现网阻接电源、电流探头看路径、近场探头定位辐射源。这套工具能在 1 天内定位 80% 的 EMC 失败原因。

• LISN (Line Impedance Stabilization Network)：让电源线呈现标准阻抗，允许可重复测量
• 近场探头 (H/E Probe)：手持探头 + 频谱仪，定位辐射源
• 差分探头：测量差模 / 共模电流分量
• 电流互感器 (Current Probe)：钳在电源线上测总电流

第一张失效表聚焦导线里流出去的干扰，诊断重点是先分清差模不足还是共模不足。

第二张表转到空间辐射问题，核心就是问“哪一块铜皮或哪一圈回路正在当天线”。

第三张表把抗扰和绝缘失效单独拎出来，因为这类问题往往不是“发射太大”，而是系统本身先扛不住外部冲击。

EMC 常见问题汇总如上表。

旧的 IEC 60071-5 主要服务传统 LCC HVDC，边界大致停留在约 800 kV 的经典工程，也明确不覆盖 VSC。随着 VSC、远距离新能源并网、多供应商拼接，以及 multi-terminal 和 DC grid 成为新常态，HVDC 已经不再是少数点到点项目，而是需要可互操作接口和统一绝缘口径的基础设施。IEC 在 2022 年先后发布 IEC 60071-12 和 IEC 60071-11，本质上是在补上一个旧体系装不下的新问题：当 HVDC 站本身就是复杂系统时，绝缘等级必须先从系统暂态研究推出来，而不能只沿用 AC 站或单设备的既有等级表。

HVDC 的绝缘配合在原则上仍然是“代表过电压”和“耐受能力”的匹配，但它比 AC 站更依赖系统边界条件，因为设备真正看到的电压往往不等于名义电压。

• 相当一部分主设备位于室内阀厅，外绝缘环境、污染条件和空气间隙利用方式都不同于典型户外 AIS。
• 避雷器通常靠近主设备安装，很多设备的主导应力不是远端系统冲击，而是就地避雷器的 protective level 和残余分布。
• 换流变阀侧并不直接接地，并且存在明显的 DC offset，所以连续工作电压与故障对地电位的定义都要重算。
• HVDC 长期缺少像 AC 那样成熟统一的标准绝缘等级表，工程流程往往是“先做系统研究，再反推试验耐受值与空气间隙”，而不是“先查固定 BIL 再落图”。

结论是：AC 绝缘配合更像查表，HVDC 绝缘配合更像先把系统会送到设备端的过电压算清楚。

IEC 60071-11 的价值不在于给出一串固定 kV 数字，而在于把 HVDC 站的绝缘配合整理成一条可复核的因果链。工程工作的起点不是设备额定电压，而是故障、暂态和避雷器布置共同决定的代表过电压。

1. 先做 system analysis，结合换流器方案、AC network、DC line 和站内 AC 侧配置，确定避雷器布点以及需要覆盖的故障和暂态场景。
2. 再求 representative voltages and overvoltages $Urp$。每一类过电压都取其最大代表值；对被避雷器直接保护的设备，$Urp$ 往往就等于或非常接近避雷器保护水平。
3. 然后求 co-ordination withstand voltage $Ucw$。它不是“越高越安全”，而是满足绝缘性能准则的最低耐受值；如果 $Urp$ 已经覆盖所有合理 contingency 的最高值，可以直接取 $Ucw=Urp$。
4. 最后把现场代表值换算成标准试验条件下的 required specified withstand voltage $Urw$。对 switching impulse 和 lightning impulse，可写成 $Urw=Ucw\cdot Ks$，其中 $Ks$ 用来把现场统计过电压折算到标准试验波形和标准条件。

这条链的核心判断是：HVDC 绝缘配合强调“有证据的代表值”，而不是无条件堆安全裕量。

IEC 60071-11 负责建立通用语言和通用方法，IEC 60071-12 则把这些原则压到 LCC station 的具体算例与保护方案上。前者不仅统一了 continuous operating voltage、peak continuous operating voltage 和 crest continuous operating voltage 的口径，也把 temporary overvoltage、slow-front、fast-front、very-fast-front 和 steep-front 明确分开；后者则把这些概念落成 LCC 场景下的 arrester protection scheme、stress analysis 和完整算例。两者不是重复，而是“方法层”和“应用层”的分工关系。

此外，IEC 60071-11 还给出约 200 kV 到 800 kV 的典型 DC 电压、假定的 switching / lightning impulse withstand level 与最小空气间隙的相关表，可作为方案初估和规格书谈判的统一起点，但不能替代系统研究。工程上最容易犯的错，是把 -12 的 LCC 示例当成“任何 HVDC 都成立”的结论直接平移到 VSC；LCC 和 VSC 的换流阀、阀侧对地电位以及暂态传播链都不同，所以 -12 更像一套 LCC 应用模板，而不是 VSC 的现成答案。

对本 wiki 的读者来说，IEC 60071 最值得带走的不是某几个固定 kV 数字，而是“先闭合系统级过电压，再谈局部绝缘尺寸”的层级观。IEC 60664 解决的是单个绝缘屏障如何满足 clearance、creepage 和 solid insulation 要求；IEC 60071 解决的是系统先产生哪些代表过电压，再把这些过电压分配给设备绝缘、避雷器和试验波形。两者不是二选一，而是上下层关系。

因此在 800 V 平台、OBC 或 HV DC/DC 设计里，真正危险的误区不是少留了几毫米，而是只做板级绝缘核对，却没有先把连续工作电压、故障暂态、钳位或避雷器保护水平、对地偏置和试验波形之间的关系定义清楚。局部尺寸合规只能证明“屏障本身大致够用”，系统级过电压没有闭合时，整机的绝缘边界仍然是悬空的。