EMC 与绝缘配合

读完本页后，你应该能够：

• 用一张图说清楚 EMC 的两侧（EMI 发射 vs EMS 抗扰），以及两种传播路径（传导 vs 辐射）。
• 把开关电源的所有 EMI 源归位到"天线"或"共模路径"。
• 看到一个 PCB 布局能立即指出它的三大问题（环路面积、SW 节点大小、跨地分割）。
• 从 IEC 60664-1 出发，给出特定工作电压 + 污染等级 + 绝缘类型下的爬电距离和电气间隙要求。
• 区分 CTI、PD、OVC 三个参数对爬电距离的影响。
• 解释为什么高频信号的回流走在参考平面正下方，以及跨越地分割的后果。
• 做一份简单的开关电源 EMI 诊断（传导 / 辐射各自查什么）。

EMC 不是单一指标,是"发射 + 抗扰"两个维度叉乘"传导 + 辐射"两个介质 = 四象限。每象限有独立的标准、独立的测试方法、独立的治理手段。新人最常混的是"我做了 EMC"——必须问"哪一象限的 EMC?"

EMC（Electromagnetic Compatibility）本质上是两个独立要求（如上图四象限）。

EMI（Electromagnetic Interference）——你的设备能发射出多少干扰，必须在限值以下：

• CISPR 22/32：信息技术设备
• CISPR 25：汽车电子
• FCC Part 15：美国无线电频谱
• EN 55014：家电

EMS（Electromagnetic Susceptibility）——你的设备能抵抗多大的外部干扰，必须能在规定干扰下正常工作：

• IEC 61000-4-2 (ESD)：8 kV 接触 / 15 kV 空气放电
• IEC 61000-4-4 (Burst)：2～4 kV 脉冲群
• IEC 61000-4-5 (Surge)：2～4 kV 雷击感应浪涌
• IEC 61000-4-3 (Radiated RF)：3 V/m 或 10 V/m 射频场

EMC = 同时满足 EMI 限值 + EMS 抗扰等级。少做任何一项都不算合格。

所有 EMC 问题都可以拆解成三个独立问题：哪里产生干扰？怎么传播？怎么抑制？

干扰源

车上的 EMI 多数源于"高 dV/dt 或高 di/dt 节点"——下表把主要源按物理机制分类。识别源头决定治理路径:dV/dt 源用屏蔽,di/dt 源用减小回路面积,慢源用滤波。

功率电子里最大的干扰源就是开关节点的 dV/dt——这是 EMI 头号嫌疑人。

传导干扰 vs 辐射干扰

传导干扰：干扰电流通过导线（电源线、信号线、I/O 线）从设备流出。

• 差模（DM, Differential Mode）：干扰电流在两根线之间（电源正线和回线），方向相反
• 共模（CM, Common Mode）：干扰电流在所有导线和地之间，方向相同

辐射干扰：干扰电磁波通过空间传播，由"天线"辐射。

一个经验规律：

• < 30 MHz：以传导为主
• 30 MHz ～ 300 MHz：传导和辐射都重要
• > 300 MHz：以辐射为主

传导 EMI 用滤波器解决（EMI 滤波器、X / Y 电容），辐射 EMI 用布局 + 屏蔽解决。

七大抑制手段

EMC 治理七大手段对应不同源/路径/对象——屏蔽对辐射、滤波对传导、隔离对共模、走线优化对回路。新人最常的错是只用一种手段(加大滤波器),实际上 EMC 需要"路径上每一段都治理"。

一个重要的工程原则：源头优化 > 路径切断 > 末端屏蔽。能从源头减小干扰（如减小 SW 节点面积、用软开关），就不要加滤波器；能靠滤波器解决，就不要上屏蔽。

本质一句话：EMI 是"天线 × 信号强度"的产物，抑制 EMI 就是减小天线或减小高频信号强度，两者任选其一或都做。

绝缘配合（Insulation Coordination）是人身安全而不是"性能"问题。它的核心标准是 IEC 60664-1（低压系统的绝缘配合），定义了 PCB 上两个导体之间应该保持多大的物理距离，以防止：

• 沿表面放电（Tracking）→ 爬电距离（Creepage Distance）
• 穿空气击穿（Flashover）→ 电气间隙（Clearance）

这两个是独立约束，必须同时满足。

电气间隙 (Clearance)——空气路径

电气间隙是两个导体之间空气直线距离——决定了"空气击穿"前能扛多高电压。关键变量:海拔(高海拔空气稀薄间隙要加大)、污染等级。下图展示典型测量方式。

定义：两个导体之间通过空气的最短距离（如上图）。

决定因素：

• 工作电压峰值 $U_{peak}$
• 过电压类别 OVC (Overvoltage Category)
• 海拔（高海拔空气稀薄，更容易击穿）

击穿速度的本质差异：电气间隙（clearance）的击穿是快事件——一个持续几毫秒到几十纳秒的过压脉冲就能引发空气电离 → flashover，因此尺寸计算必须用含瞬态的峰值电压（OVC 定义的脉冲值）。爬电距离（creepage）的击穿是慢过程——表面在高 RMS 或 DC 电压下持续几天甚至几个月才形成 tracking 导电通路，所以计算用RMS / DC 工作电压而不是瞬态峰值。搞混这俩会导致电气间隙按 RMS 算→被 OVC 冲击秒炸，或者爬电按峰值算→浪费 PCB 面积且仍跑不长。（源：SLUAAR5 §1.1）

过电压类别 (OVC)

OVC(Overvoltage Category) 决定了产品要扛多大瞬态过压——OVC I 干净电源、OVC II 普通工业、OVC III 工业终端、OVC IV 直接接电网。EV 的 OBC 必须按 OVC II 或更严等级算——直接连电网的位置 OVC III/IV。

过电压耐受从 OVC I（最低）到 OVC IV（最高）递增。

大多数工业/消费产品都是 OVC II。

爬电距离 (Creepage Distance)——沿面路径

爬电距离是沿绝缘表面的最短路径——绕障碍物时按障碍物的轮廓量。这是为什么 PCB 开槽能增加爬电距离:沿槽壁绕路。

定义：两个导体之间沿绝缘材料表面的最短距离（如上图）。PCB 开槽（milling slot）是增加爬电距离的常用手段——不增加直线距离，但增加沿面路径。

决定因素：

• 工作电压 $U_{rms}$
• 污染等级 PD (Pollution Degree)
• 材料的 CTI (Comparative Tracking Index，比较漏电起痕指数)

污染等级 (PD)

PD(Pollution Degree) 决定了爬电距离的安全系数——PD 越高,污染越多,爬电距离要按更严的查表值。EV 整车环境多数 PD 3(尘+潮湿),所以 PEU 爬电要比工业 PD 2 严一档。

PCB 应用中 PD 2 是默认值。若设备在有灰尘或湿气的环境（车间、户外），必须按 PD 3。

CTI (比较漏电起痕指数)

CTI 是绝缘材料抗 tracking 的能力指数——CTI 越高材料越耐爬电,所需爬电距离可以更小。FR4 PCB 多数是 CTI 175(Material Group IIIa),需要较大爬电距离;陶瓷或高 CTI 塑料可以减小尺寸。

CTI 是材料抗沿面放电能力的指标——越高越能抗长期的沿面放电。

常见材料的 CTI：

• FR4 (PCB 主流)：175～250 → Material Group IIIa
• 高 CTI FR4（高压专用）：400+ → Group II
• 陶瓷 (Al2O3, AlN)：> 600 → Group I
• 聚酰亚胺 (PI)：200～400
• PTFE：> 600

FR4 的 CTI 位于 Group IIIa——在高压应用里必须用开槽或高 CTI 材料。

一个完整的计算示例

场景：230 V AC 工业设备输入到控制侧的隔离。

参数：

• 工作电压：230 V RMS（AC），$U_{peak}$ ≈ 325 V
• 电气间隙条件：OVC II（插座取电）
• 污染等级：PD 2（工业内部）
• 绝缘类型：加强绝缘（Reinforced Insulation）= 2× 基本绝缘
• PCB 材料：FR4，CTI = 200 → Material Group IIIa

查 IEC 60664-1 表：

• 基本绝缘的电气间隙 ≈ 1.5 mm @ OVC II
• 基本绝缘的爬电距离 ≈ 2.5 mm @ PD 2, Group IIIa

加强绝缘要求：

• 加强绝缘的电气间隙 = 2 × 基本 = 3 mm
• 加强绝缘的爬电距离 = 2 × 基本 = 5 mm

工程决策：

如果 PCB 上一次侧到二次侧的直线距离是 3 mm：

• 电气间隙要求 3 mm ✓
• 爬电距离要求 5 mm ✗（只有 3 mm）
• 必须开槽：沿 PCB 铣一条 1 mm 深的槽，让爬电路径"绕远"到 5 mm

这就是为什么高压隔离 PCB 经常有可见的 "milling slot"——不是工艺缺陷，是功能需求。

其他绝缘类型

绝缘类型按"严格度"递增——功能 < 基本 < 加强 < 双重。EV PEU 各部分要求不同:HV 母线之间是基本,HV 与 LV 之间是加强,人能接触侧的 HV 是双重。

一般来说 Double 和 Reinforced 效果相同，区别在实现：Double 是两层物理独立绝缘，Reinforced 是单层但按 2× 设计。

工作电压的波形三态：IEC 61800-5-1 定义三种 working voltage 波形——AC 给 $U_{AC}$ (RMS) + $U_{ACP}$ (recurring peak)，DC 给 $U_{DC}$ (mean) + $U_{DCP}$ (recurring peak)，Pulsating 则三者都用。关键：clearance 用 peak（$U_{ACP}$ 或 $U_{DCP}$），creepage 用 RMS 或 DC。PWM 输出侧的 pulsating 波形典型 $U_{DCP}$ ≈ $U_{bus}$ + di/dt·$L_{parasitic}$ 过冲，比 DC 平均值高 10~30%，漏算这一项 PCB 就按不够的间隙造出来了。（源：SLUAAR5 §1.8 Figure 1-6）

DVC 与 ELV 的阈值：IEC 61800-5-1 引入 Decisive Voltage Class（DVC A/B/C/D），把额定电压挂钩保护措施。特低电压 ELV 的精确定义是 ≤ 50 V AC-rms 且 ≤ 120 V DC，DVC A 和 DVC B 都落在 ELV 范围内（A: 无触碰危险；B: 需要防单故障触碰）。超过 ELV 的 DVC C/D 必须走基本或加强绝缘——选绝缘类型的第一步就是把每个 voltage block 的 DVC 分类定下来。（源：SLUAAR5 §1.3）

电机驱动的混合 OVC：一块工业 motor drive PCB 上 OVC 不是单一值——AC 输入端侧对地走的是 OVC III（直接接配电），但经过输入滤波 + 整流后的 DC bus 已经被保护网络削掉瞬态，属于 OVC I；而外壳可触及部分与电路之间的 basic insulation 仍按 OVC III 算。设计时必须按 voltage block 分区而不是全板统一 OVC，否则高压侧过设计浪费面积、低压侧欠设计炸管。（源：SLUAAR5 §1.6 Figure 1-4）

高海拔修正

IEC 60664 的默认海拔是 2000 m 以下。高海拔下空气稀薄，击穿电压降低：

• 3000 m：电气间隙需要 × 1.14
• 5000 m：× 1.48
• 10000 m（航空）：× 3.02

航空电子和高原地区的设备必须考虑这个修正。

本质一句话：绝缘配合是人身安全的几何要求——爬电距离防表面放电、电气间隙防空气击穿，两者独立。实际 PCB 设计里 FR4 的 CTI 不高，高压隔离经常需要开槽或换材料。

3.1 IEC 60664-1 查表：把公式换成数字

工程现场不推公式——直接查表。下面三张是最常用的三个交叉索引。

表 A. 额定电压 → 额定冲击电压（决定 clearance）

额定电压按 OVC 查出冲击耐受值 $U_{imp}$，它是计算 电气间隙 的输入。

单位 V。OVC II 常见（家电、工业内部）；OVC III 用于配电柜 / 光伏入户；OVC IV 电表总开关侧。

表 B. $U_{imp}$ → 最小电气间隙（基本绝缘，海拔 ≤ 2 000 m）

均匀场（导体端面扁平、相互平行）间隙更小；实际 PCB 上导体多为走线/焊盘角，算不均匀场保守。加强绝缘按基本的 ≥ 160% 或下一档 $U_{imp}$ 取大值。

表 C. 工作电压 $U_{rms}$ → 最小爬电距离（基本绝缘，PD 2，按材料组）

PD 3 把 Group II 及以下的值再 × 1.28（取整进档）；PD 1 取 PD 2 的 0.5× 做下限。Group IIIa/IIIb 在 PD ≥ 2 是等值——FR4 (CTI 175-250) 落这里。

查表三步（把上面三张串起来）：

• 算工作电压峰值 / RMS → 查表 A 得 $U_{imp}$ → 查表 B 得 clearance
• 工作电压 RMS → 查 PCB 材料 CTI 选 Material Group → 查表 C 得 creepage
• 两者都要满足；加强绝缘分别 × 2（clearance 按 $U_{imp}$ 翻档）

3.2 局部放电 PD / PDIV / RPDIV

为什么加强绝缘还要测 PD：绝缘层里的微小空洞（void）在高压下会局部放电——不是宏观击穿，但持续轰击腔壁，几年内把绝缘从内部蛀穿。IEC 60664 的 clearance/creepage 是宏观几何，不保证没有 void。对加强/双重绝缘，必须用局部放电测试把"有没有隐性蛀孔"查出来。

三个指标：

安全系数（常见工程做法）：

• $U_{work}$,peak × 1.875 ≤ PDIV（1.875 = 1.25 安全裕度 × 1.5 容差）
• $U_{work}$,peak × 1.25 ≤ PDEV（确保正常运行始终在熄灭电压之下）
• 典型放电阈值：5 pC（严格）、10 pC（常规）、50 pC（宽松）

测试流程（IEC 60270 / 61800-5-1）：

• 以 $U_{test}$（常 = 1.875 × $U_{work}$）加电压；
• 耦合电容 + 检测阻抗抓取 pC 级放电脉冲；
• 上升到 $U_{test}$ 后保持 60 s，记录最大放电量 Qmax；
• Qmax < 阈值（5 或 10 pC）为合格。

800V 电池系统的 PD 典型陷阱：逆变器 DC-bus 电容内部 BOPP 介质有 μm 级气泡，DC 条件下没事，但 PWM 方波（SiC/GaN dv/dt 50+ kV/μs）每次开关都在气泡里激发一次 PD——5 年后电容容量塌半。IEC 61800-5-1 / IEC 60664-4（下一小节）正是针对这种高频场景。

3.3 IEC 60664-4：高频应力下的绝缘重估

60664-1 假设正弦 50/60 Hz。800V SiC 驱动的 PWM 是 10–50 kHz 方波，波形完全不同——60664-4 专门修正这点。

关键差异：

工程含义：同一块 PCB 拿去 100 kHz 开关，按 60664-1 算出的 2 mm 间隙实际只等价于 1.3 mm 工频耐受 —— EV OBC、车载 DC/DC 必须用 60664-4 重算。SiC 市场主流驱动频率已经跨过 30 kHz 门槛，驱动板和功率板的隔离都受影响。

3.4 认证测试：Hipot / Impulse / PD 三件套

绝缘设计做完了，产品认证时要通过三类测试。每类针对不同失效机理：

Routine vs Type Test：

• Routine Test（例行）：每台产品 都测，通常是 Hipot（5 s 缩时版）。失败直接报废。
• Type Test（型式）：首次认证 或设计改动后做，Hipot + Impulse + PD 全套。耗时 2–3 天，价格数万。

Sample Safety Agencies：

• UL（美）—— UL 62368-1（ITE/AV）、UL 61800-5-1（驱动）
• TÜV（德）—— IEC 61800-5-1（CB Scheme 全球互认）
• CQC（中）—— GB 4943 / GB/T 12668 对应 IEC 60950 / IEC 61800-5-1

工程提醒：设计阶段按基本绝缘做的板子，认证前改成加强绝缘只能推倒重来——加强绝缘的 PD 测试常使 PCB 工艺（铜箔边缘毛刺、阻焊微孔、绿漆表面疵点）的要求翻倍，不是查 IEC 表改改尺寸就能过。认证等级要在原理图冻结前就定。

3.5 800V EV 场景绝缘配合

EV 从 400 V 到 800 V 母线的代价：绝缘几乎全盘重算。示意：

800V 典型隔离层：

两个 800V 特有机制：

• HVIL（HV Interlock Loop）：串接所有 HV 连接器的辅助触点，任一连接器未插紧 → 回路断开 → BMS 立即切主继电器。触点形式是机械先插后通电、先断电后拔。
• IMD（Insulation Monitoring Device）：持续测 HV+/HV- 到底盘的绝缘电阻 $R_{iso}$。按 ISO 6469-3，$R_{iso}$ < 100 Ω/V 额定电压 触发警报（800V → 80 kΩ）；< 500 Ω/V 警告。IMD 本身必须是隔离测量，不能把自己加成新的漏电路径。

电驱现场 tricks：

• HV 连接器旁的 creepage trench（铣槽深 ≥ 0.8 mm）补足爬电；
• HV busbar 电泳涂层（E-coat）提升 CTI → Group I 等级，节省爬电空间 2×；
• 电机端 Φ 漆包线 在 PWM 下等效工作频率上 kHz——按 60664-4 追加 ×1.5 电压裕度，否则匝间 PD 几个月内绕组碳化。

本质对照：400V → 800V 的电压翻倍，对应爬电面积翻 4 倍（几何 × 介电强度随频率下降）。电池包尺寸限制死了 PCB 面积，唯一的工程出路是 creepage trench + 高 CTI 材料 + 60664-4 高频修正 三件套，而不是单纯的"把板子做大"。

详见 topic-functional-safety.md §5（HV 功能安全链路）和 topic-automotive-electronics.md §6（800V EV 架构）。

开关电源天生就是 EMI 的重灾区。但所有 EMI 都可以归结到三个可识别的源头：

来源 1：SW 节点的 dV/dt → 辐射 EMI

开关节点(MOSFET drain) 的 dV/dt 是车内最强的 EMI 辐射源——开关节点与机壳之间形成偶极子天线,频率覆盖 dV/dt 的高次谐波。SiC 比 IGBT 严重 5-10×——SiC 的 dV/dt 50V/ns vs IGBT 5V/ns。

SW 节点（Switch Node）就是 Buck / Boost / LLC 等变换器里电压快速跳变的那个节点——通常是主开关管的漏极或源极连接到电感的那个点（物理图景如上图）。这个节点每秒跳变 $10^4$～$10^6$ 次，每次 dV/dt 都是一个电磁脉冲。

它是一个天线：

$辐射功率\propto (天线面积{)}^2\times (频率{)}^2\times (驱动电压{)}^2$ 减小辐射的唯一办法：让这个节点的铜面积尽量小。具体做法：

• 不在 SW 节点铺铜（和功率走线不要混淆）
• SW 节点走线越短越好
• 不做热岛（SW 节点不用来散热，散热应该在输出电容）
• 不跨层走（避免用 via 把它扩展到其他层）

量化：把 SW 节点铜面积从 2 cm² 减小到 0.5 cm²，辐射 EMI 可以降低 约 12 dB。这往往是 EMI 不过关时最先做的优化。

来源 2：主回路的 di/dt → 辐射 + 磁场耦合

主回路的 di/dt 产生磁场,磁场以距离平方衰减但回路面积越大辐射越强。这就是为什么"最小化热回路面积"是 EMI 治理第一条铁律——不只是过冲问题,也是辐射问题。

主回路（Commutation Loop）就是功率电流在开关器件 ON/OFF 切换时突然改变路径的回路，在 Buck 里如上图所示。关键：当 S 从 ON 切到 OFF 瞬间，功率电流立刻从"经过 S 的回路"换到"经过 $L_D$ 的回路"。这种电流路径的突然改变在主回路的差集（即只在一条路径上流过电流的部分）里产生巨大 di/dt。

这个差集就是 di/dt 环路。它产生磁场辐射，功率 ∝ (环路面积)² × (di/dt)²。

减小辐射的方法：最小化 $C_{in}$ 到 MOSFET 到 $L_D$ 的回路面积。具体：

• $C_{in}$ 紧贴 MOSFET 的漏极（高频电流源）
• $L_D$ 紧贴 MOSFET 的源极（或同步整流 MOSFET）
• $C_{in}$ 到地的回流路径和功率走线重叠，形成最小环路
• 高频 $C_{in}$ 用陶瓷（低 ESL），紧贴 MOSFET；低频 $C_{in}$ 用电解

一个好的 Buck PCB 布局主回路面积 < 50 mm²。坏的布局可能 > 500 mm²——辐射 EMI 相差 20 dB。

来源 3：共模电流 → 传导 EMI

共模电流通过寄生电容(器件→散热器→PE)流动产生传导 EMI——这条路径被很多新人忽略,以为只有差模 EMI(LISN 测的两线之间)。共模治理需要 CM choke 而不是普通 EMI 滤波器。

共模电流是最常被误解的 EMI 源，其产生路径如上图。关键认识：共模电流不是从电源正负线出去的——它是通过杂散电容耦合到金属外壳，再通过地线流回电网。这是 "浮地"设计里共模 EMI 的主要来源。

抑制共模电流的三板斧：

1 Y 电容（共模接地电容）：

Cy 给共模电流提供一个"近路"——不通过 PE 线，而是直接在电源线内部回流。这样共模电流不流出设备，不被 LISN 测到。

Y 电容的容量受限——它决定了设备"泄漏到地"的电流，IEC 60950 / 62368 规定消费设备的最大对地泄漏电流（通常 < 3.5 mA）。所以 Y 电容通常 < 4.7 nF。

2 共模扼流圈：

共模扼流圈与 Y 电容配合使用——扼流圈阻挡共模，Y 电容给共模提供回路，两者合力把共模 EMI 压下去。

3 减小高 dV/dt 节点到散热器的耦合电容 $C_p$：

• 让 MOSFET 和散热器之间的绝缘片薄但介电常数低（聚酰亚胺 > 硅胶 > 陶瓷）
• 或者绝缘整个散热器（把散热器做成浮地）—— 这样 $C_p$ 再大也没有共模路径
• 或者小功率的用 SOT 封装直接焊 PCB 铺铜散热，完全没有散热器共模问题

本质一句话：开关电源的 EMI 源 = SW 节点辐射（源自 dV/dt）+ 主回路磁场（源自 di/dt）+ 共模电流（源自寄生电容到地）。每一个都可以用针对性的 PCB 布局或滤波器压制。

EMC 设计的 70% 是布局，30% 是滤波器。好的布局可以把 EMI 压 20～30 dB，坏的布局加再多滤波器都无济于事。

布局铁律 1：最小化主回路面积

主回路面积直接决定 EMI 辐射强度——面积平方反比定律,面积减半辐射降 6dB。下图给出"好布局 vs 坏布局"对比,工业标杆是热回路 < 1cm²(SiC 主驱)。

右边的布局辐射 EMI 比左边高 20 dB。关键是 $C_{in}$、MOSFET、同步整流二极管（或 SR MOSFET）三者必须挨在一起。

布局铁律 2：SW 节点越小越好

SW 节点的辐射 ∝ 铜面积²。一厘米的 SW 节点走线辐射是一毫米的 100 倍。

具体做法：

• SW 节点只做必要连接：MOSFET 源极 → 电感的一端。不要用它做散热、不要铺铜。
• SW 节点不跨层：避免用 via 把它扩到多个层。
• SW 节点远离 I/O 和敏感信号：避免容性耦合到外部走线。

布局铁律 3：完整的参考平面

完整地平面给信号提供最短回流路径——分割地平面强迫电流绕路,产生大环路辐射。这条原则与 ADC 章节的"单一地平面"是同一回事。

高频信号的回流电流不沿"最短路径"走，而是沿"阻抗最低路径"走——在 PCB 上就是紧贴信号线正下方的参考平面（GND 或 VCC），如上图所示。

跨越地平面分割（Slot、Via 隔离区、电源平面和地平面之间的间隙）是高速 PCB 布局的头号罪行。

判断方法：找一根高速信号线，沿着它走，看它下方的参考平面是否连续。如果任何一处被切断，那里就是 EMI 灾难源。

工程修复：

• 在信号线下方加"跳线"（crossover bridge），让回流能绕回
• 重新布线让信号绕开分割区
• 或者在跨越处加缝合电容（bridge capacitor）让回流通过电容跨越

布局铁律 4：去耦电容紧靠 IC 引脚

数字 IC 的电源纹波抑制靠片外去耦电容。但去耦电容必须紧贴 IC 电源引脚——走线越长，寄生电感越大，高频去耦失效。

计算：

走线 5 mm @ 100 MHz → L_trace ≈ 3 nH
感抗 X_L = 2π × 100 MHz × 3 nH ≈ 1.9 Ω

电容 100 nF @ 100 MHz → X_C ≈ 0.016 Ω

总串联阻抗 ≈ X_L = 1.9 Ω (L 主导，C 完全失效)

结论：走线 5 mm 就足以让 100 nF 去耦电容在 100 MHz 完全失效。

正确做法：

• 去耦电容焊盘紧贴 IC 电源引脚（< 1 mm 距离）
• 用短 via 直连到内层电源 / 地平面
• 放在 IC 背面效果最好（via 直接穿过）

多档去耦：

• 大容量（10 μF 钽或 MLCC）：低频去耦（kHz～MHz）
• 中容量（100 nF X7R）：中频去耦（MHz～几十 MHz）
• 小容量（10 nF 或 1 nF）：高频去耦（几十 MHz～GHz）

每一档都要贴近 IC，三档联合提供全频段低阻抗。

混合信号 PCB：模拟地 vs 数字地

经典难题：在同一个 PCB 上有数字电路（MCU、FPGA）和模拟电路（ADC、运放、精密基准），如何处理地平面？

错误做法：把地平面"分割"成数字地和模拟地两块，然后在多处连接。

问题：数字电流会穿过连接点流到模拟地，污染模拟地的电位参考。

正确做法（两种）：

1 单一地平面（Single Ground Plane）：

• 整块地平面不分割，所有地都连在一起
• 靠布局隔离（模拟器件放一边，数字器件放另一边）
• 靠回流路径隔离（模拟和数字信号在不同区域，不相互干扰）
• 现代主流方案——简单、可靠、高频效果好

2 分割地平面 + 单点连接：

• 模拟地和数字地物理分开
• 只在一点连接（通常是 ADC 的 AGND / DGND 焊盘附近）
• 高频数字电流无法绕过这个单点流入模拟地
• 有风险：跨越地分割的走线会有回流问题

推荐：除非有明确理由，否则用单一地平面。分割地平面是老一代设计思路，在现代高速 PCB 上弊大于利。

本质一句话：PCB 布局是 EMC 的 70%——最小化主回路面积、SW 节点面积、完整的参考平面、紧贴的去耦电容，这四条铁律做好了 EMC 通过认证就有希望。

布局做到位后，LC 滤波器是压低 EMI 最后一道手段。基本结构：

Π 型滤波器（pi filter）

Π 型滤波器用 C-L-C 拓扑实现共模 + 差模双重抑制——前后电容对地泄共模,中间电感拦差模。典型应用:开关电源输入端的 EMI 抑制。

组件角色：

• $C_X$ (X 电容)：差模电容，放在 L 和 N 之间。阻挡差模 EMI。
• $C_Y$ (Y 电容)：共模电容，放在 L / N 到 PE 之间。给共模电流提供回路。
• 共模扼流圈：两个反向绕组，只对共模有感抗，对差模透明。
• 差模扼流圈：独立线圈，对差模有感抗。通常和共模扼流圈合在一起（共模扼流圈的漏感充当差模扼流圈）。

截止频率：

$f_c^{DM}=(1)/(2\pi \sqrt{L_{DM}\cdot C_X})$

$f_c^{CM}=(1)/(2\pi \sqrt{L_{CM}\cdot C_Y})$

目标：$f_c$ < 150 kHz（CISPR 22 的起始测量频率），让所有 EMI 测量频段都被滤掉。

典型参数

开关电源 EMI 滤波器的典型选择：

• $C_X$：100 nF ～ 1 μF，Class X2 安规电容
• $C_Y$：1 nF ～ 4.7 nF，Class Y1 / Y2 安规电容
• $L_{DM}$：100 μH ～ 1 mH
• $L_{CM}$：2 mH ～ 20 mH

实务：先从一个 Π 型滤波器开始，不够再叠加一级。大多数消费电子只需一级，工业高功率设备可能需要两级。

安规电容 X 和 Y 的区别

这是安全关键的选型——不是所有电容都能用在电源 EMI 滤波器。

Class X 电容（差模用）：

• 连接在 L-N 之间
• 失效模式：短路会导致电源短路（烧熔丝或保护器）—— 不会电击
• 可以相对自由选型

Class Y 电容（共模用）：

• 连接在 L/N 到 PE 之间
• 失效模式：短路会导致地线带电 → 电击风险
• 必须专门的安规 Y 电容，通过 UL/IEC 60384-14 认证
• 失效行为要求必须开路，不能短路

绝对不能用普通 MLCC 代替 Y 电容——它短路失效会致命。

本质一句话：EMI 滤波器是"事后补救"，好的布局比滤波器重要；但 Y 电容是安规合规的硬性要求，必须用认证过的安规电容。

EMC 测试失败后的诊断流程：

传导 EMI 诊断

现象：LISN 测量显示某个频点超标。

步骤：

• 确定差模 / 共模：把两根电源线分别测一次，如果两根都超标 = 共模；如果一根明显高 = 差模主导
• 差模问题：
  • 加大 $C_X$
  • 加差模扼流圈
  • 减小主电流回路面积
• 共模问题：
  • 加 Y 电容（在限值内）
  • 加共模扼流圈
  • 检查高 dV/dt 节点到地的寄生电容
  • 绝缘散热器（浮地）
• 找具体源头：把频谱超标的频率对应到开关频率或其谐波——如果是 $f_{sw}$，是差模主导；如果是 $f_{sw}$ 的高阶谐波，是高 dV/dt 辐射到电源线

辐射 EMI 诊断

现象：3 m 距离的辐射测量在某个频点超标。

步骤：

• 使用近场探头找发射源：
  • H 探头贴近 SW 节点、电感、MOSFET、功率回路
  • E 探头找辐射源（通常是 SW 节点）
• 看信号频率：
  • $f_{sw}$ 的低阶谐波 → 主回路磁场辐射 → 减小回路面积
  • $f_{sw}$ × 10 以上 → 高 dV/dt 节点 → 减小 SW 节点面积、磁珠、缓冲 RC
  • 100 MHz+ → 可能是驱动栅极振荡，加磁珠或增大 $R_G$
• 屏蔽：
  • 全局铜箔屏蔽（最后手段）
  • 局部金属罩（覆盖 SW 节点和功率回路）

快速诊断工具

EMC 故障诊断有几个标准实验室工具——LISN 复现网阻接电源、电流探头看路径、近场探头定位辐射源。这套工具能在 1 天内定位 80% 的 EMC 失败原因。

• LISN (Line Impedance Stabilization Network)：让电源线呈现标准阻抗，允许可重复测量
• 近场探头 (H/E Probe)：手持探头 + 频谱仪，定位辐射源
• 差分探头：测量差模 / 共模电流分量
• 电流互感器 (Current Probe)：钳在电源线上测总电流

传导 EMI 失效

辐射 EMI 失效

EMS / 绝缘失效

EMC 常见问题汇总如上表。

• EMC = EMI + EMS，少做任何一项都不算合格；EMI 看你发射多少，EMS 看你抵抗多少。
• 三个 EMI 来源：SW 节点 dV/dt（辐射）、主回路 di/dt（磁场）、共模电流（传导）—— 全都有针对性的 PCB 和滤波方法。
• IEC 60664-1 绝缘配合 是人身安全的几何要求：爬电距离防沿面放电，电气间隙防空气击穿，两者独立，必须同时满足。
• FR4 的 CTI 较低（Material Group IIIa），高压设计常常需要开槽或换高 CTI 材料。
• 加强绝缘 = 2× 基本绝缘，是一次侧/二次侧隔离的典型要求。
• PCB 布局铁律：最小化主回路、最小化 SW 节点、完整参考平面、去耦电容紧贴 IC。
• EMI 滤波器用 π 型结构，$C_X$ 差模 + $C_Y$ 共模 + 共模扼流圈，目标截止频率 < 150 kHz。
• Y 电容必须用安规认证器件——失效模式为开路，否则短路失效会让地线带电造成电击。
• 跨越地平面分割是 EMI 灾难，高频信号回流被迫绕远形成大环路，辐射暴增。
• 混合信号 PCB：现代推荐单一地平面 + 布局隔离，不推荐分割地平面。
• EMC 调试：先看频率，找源头；先动布局，最后动滤波器和屏蔽。
• 查表三步法（§3.1）：工作电压 → OVC → $U_{imp}$ → clearance；工作电压 + PD + 材料组 → creepage；加强绝缘 × 2。FR4 落 Group IIIa，800V 基本绝缘爬电 ≥ 8 mm 是硬门槛。
• 加强绝缘的杀手锏是局部放电（§3.2）：宏观间隙够 ≠ 介质内部没 void，PD 测试抓的就是微观空洞。常规判据是 $U_{work}$,peak × 1.875 下 Qmax < 5 pC（严格）或 10 pC（常规）。
• 60664-4 高频修正（§3.3）：PWM > 30 kHz 场景下，60664-1 算出的间隙要再 × 1.5 到 ×2。SiC 驱动频率普遍跨过门槛——EV OBC、车载 DC/DC 必须上 60664-4。
• 认证等级原理图冻结前就定（§3.4）：设计按基本做、认证改加强会推倒重来——加强绝缘的 PD 测试对 PCB 工艺（边缘毛刺、阻焊微孔）要求翻倍。
• 800V EV 绝缘三件套（§3.5）：HVIL（机械互锁回路 + 先插后通）+ IMD（持续监测 $R_{iso}$，按 ISO 6469-3 阈值 100 Ω/V）+ creepage trench & E-coat（CTI 从 Group IIIa → Group I）。

EMC 系统教程

• EMC for Product Designers（Williams，经典 EMC 入门）
• TI — An Engineer's Guide to Low EMI in DC/DC Regulators

绝缘配合标准

• IEC 60664-1:2020（英文原标准）
• GB/T 16935.1-2008（中文对应）
• Circuit Board Insulation Design According to IEC 60664 for Motor Drive Application

PCB 布局

• PCB 布局布线设计要点（中文）
• PCB 的 EMC（中文）
• 信号完整性和 Layout（中文）

开关电源安规

• 开关电源安规距离规章说明（中文）

由 feed.py 每日自动追加；来源见各条链接。

• 2026-04-14 Photonic Packaging Resistant to Extreme Environments (NIST, Johns Hopkins, U. Of Maryland) — 该文章提出了一种用于极端环境的光子芯片封装方案，通过氢氧化物催化键合V型槽光纤阵列到光子芯片，实现了在低温、高真空和高剂量辐射等环境下的稳定运行。实验表明，该封装在3.8K下仍能工作，承受液氮骤冷，并在1.1MGy辐射剂量下无性能退化。
• 2026-04-18 Synopsys Solutions Support NASA’s Artemis Program with Spacesuit Analysis and Communication System Development — Synopsys 的解决方案通过模拟月球环境、分析电磁兼容性来支持 NASA 的 Artemis 计划，包括评估宇航服的充电水平以及验证月球表面的蜂窝系统性能。该方案利用 Ansys Charge Plus 等软件，分析宇航服在月球环境中可能遇到的静电放电风险，保障宇航员安全。

• ← 索引
• 功率电子学（Power Electronics） — 拓扑选择对 EMI 特性的决定性影响
• MOSFET 技术 — dV/dt、di/dt 的源头，$R_G$ 调整速度换 EMI
• 栅极驱动（Gate Driver） — 三段式驱动用时间换 EMI 平衡
• SiC 器件（Silicon Carbide Devices） — SiC 的高 dV/dt 让 EMI 设计难度暴增
• 汽车电子 — CISPR 25 汽车 EMC 标准和 Y 电容限制
• 保护器件（TVS / ESD / 过压保护） — EMS 测试 (ESD、Surge、Burst) 的防护器件
• ADC 与混合信号设计
• Automotive Auxiliary Power Supply DC-DC Converters
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• EMI 滤波器设计 — 把 EMC 理论落到 CM/DM 元件 + π-CLC 拓扑 + 多级级联