ADC 与混合信号设计

四大架构按"速度 × 精度"二维分布——Flash 极速低精(GHz/8 bit)、Pipeline 中高速中精(MHz/12-16 bit)、SAR 中速高精(MHz/16-18 bit)、Sigma-Delta 慢高精(kHz/24 bit)。功耗大致与速度成正比,所以选型时先确定速度+精度需求,功耗可以推。

甜蜜点应用：SAR → 传感器、仪表、多路采集；Σ-Δ → 音频、称重、精密仪器；Pipeline → 通信、雷达、示波器；Flash → 雷达脉压、超宽带 RF。

SAR (Successive Approximation Register)：二分逼近。N 位转换需要 N 次比较，每次在 DAC 上设置一位然后比较。速度线性受限于位数——16 位需要 16 个比较周期。

Σ-Δ (Sigma-Delta)：1 位调制器过采样，然后用数字滤波器低通 + 抽取还原高位精度。核心是噪声整形：把量化噪声"推"到高频，再被数字滤波器去掉。极高精度但速度慢。

Pipeline：多级串联，每一级提取几位 + 放大剩余误差 + 传给下一级。像流水线一样吞吐，但每个数据经过 N 级才能输出（延迟 = N × 时钟周期）。高速高精度的折中。

Flash：2^n − 1 个比较器并联，输入信号同时与所有阈值比较 → 温度计码 → 编码器转二进制。一个时钟周期出结果，N 位需要 2^n 个比较器——12 位需要 4095 个比较器，不可行。所以 Flash 只做 6～8 位。

SAR 的精度上限由 DAC 的电阻/电容匹配精度决定。匹配到 18 位需要 0.0004% 的电容匹配（1/$2^{18}$），这已经是工艺极限。

Σ-Δ 不依赖匹配——它只需要 1 位比较器和 1 位 DAC，任何不精确都被数字滤波器"平均掉"。代价是过采样倍数非常高（OSR = 64～1024），速度自然就慢。

这是为什么 Σ-Δ 能做 24 位，而 SAR 极难超过 18 位——两者的精度瓶颈在物理上完全不同。

ADC 选型按三个变量分支——目标精度、采样率、是否多通道。这三个变量决定了进哪个架构域。下面这棵树覆盖 90% 工程选型决策,实际项目还要叠加成本和供应链约束。

静态精度指标衡量 ADC 转换函数的"DC 准确度"——offset/gain/INL/DNL 都是 DC 量,不依赖输入频率。关键判别:offset/gain 可以软件校准消除,INL/DNL 是物理上的非线性不能消除。所以选 ADC 时主要看 INL/DNL,不要被"超 16 bit 标称分辨率"误导。

静态指标描述 ADC 在 DC 输入下的传递函数偏离理想的程度。

DNL 与 INL 看的是 ADC 转换函数与"理想阶梯"的偏离——DNL 看每一个台阶高度的局部偏差(< 1 LSB 才不会丢码),INL 看累积偏差。几何上:DNL 是斜率误差,INL 是位置误差。下图把这两个概念可视化。

DNL = 实际步长 − 1 LSB。理想 = 0。DNL > +1 LSB 意味着某些码（实际测量时）不会出现——这就是 Missing Code。

INL = 实际传递函数 − 理想直线。描述整体的"弯曲度"。

DNL 和 INL 的关系：INL 是 DNL 的积分（累加），所以 INL 通常比 DNL 大，并且在中间区域最明显。

动态精度衡量 ADC 在 AC 输入下的"信号完整性"——SNR 信噪比、SINAD 信号噪声失真、ENOB 有效位数、SFDR 无杂散动态范围、THD 总谐波失真。ENOB 是从 SINAD 反算的"实际有效位数"——一个标称 16-bit ADC ENOB 可能只有 13.5 bit,这才是它在 FOC 控制中的真实能力。

动态指标描述 ADC 对正弦波输入的响应，更接近实际信号处理的精度。

理想 N 位 ADC 的 SNR 上限由量化噪声决定：

$SN{R}_{\text{ideal}}=6.02\cdot N+1.76\text{dB}$ （推导：量化噪声 = LSB/√12，满量程正弦信号 = 2^n·LSB/(2√2)，比值取 dB）

实际 ENOB：

ENOB = (SINAD − 1.76) / 6.02 关键：ENOB 反映实际信号处理的有效精度，它把噪声和失真都考虑进去。ENOB < N 是常态，差多少取决于 ADC 设计和系统实现。

某 16 位 SAR ADC 数据手册：

• 标称分辨率：16 bit
• 实测 SNR = 88 dB
• 实测 THD = −95 dB
• 计算 SINAD = −20·log10(10^(−88/20) + 10^(−95/20)) ≈ 87.4 dB
• ENOB = (87.4 − 1.76) / 6.02 ≈ 14.2 bit

实际只能做到 14.2 位精度。剩下的 1.8 位被噪声和失真吃掉了。

对设计者的启示：永远用 ENOB，不要用标称位数。标称 16 位但 ENOB = 14 位的 ADC，系统精度只到 14 位。

判别原则:测的是 DC 量看静态指标,测的是 AC 量看动态指标——温度、电压、电流(慢变)看 INL/DNL/offset;音频、振动、SVPWM 反馈电流(快变)看 SNR/ENOB/SFDR。FOC 电流采样要看动态(电流是 100Hz~10kHz 高频信号),不能只看 INL。

• 测量 DC 量（温度、压力、电压）：看 INL / DNL 和 Offset / Gain
• 测量 AC 量（音频、振动、电流波形）：看 ENOB 和 SFDR
• 精密仪器：两者都要，因为漂移和噪声都重要

SAR(Successive Approximation Register) 是一种"二分法"算法——内部 DAC 从中点开始,比较器告诉它实际值在中点之上还是之下,然后再二分。N 位精度需要 N 次比较,所以速度上限受 N + 比较器速度限制。SAR 是 12~18 bit 区间的主流。

N 位转换需要 N 个比较周期。这是 SAR 速度的硬限制——16 位 ADC 每个采样需要 16 个时钟周期，加上采样时间和建立时间，整体不可能很快。

SAR 内部 DAC 通常用电荷重分布法——一组二进制加权的电容,通过开关切换连接到 $VREF$ 或地,产生离散电压用作比较基准。这种实现的优势是无静态功耗(不像 R-2R 一直耗电),与 SAR 低功耗特性匹配。

SAR ADC 的内部 DAC 通常是电荷重分布 DAC（Charge Redistribution DAC）。电容比的匹配精度决定了 SAR 的上限：

• 12 位 SAR：电容匹配需要 0.025%（$1/2^{12}$）
• 16 位 SAR：电容匹配需要 0.0015%（1/$2^{16}$）
• 18 位 SAR：电容匹配需要 0.00038%（工艺极限）

18 位以上的 SAR 几乎不存在——这就是为什么高精度应用必须换 Σ-Δ。

SAR 选型时关注 4 个参数——分辨率(标称 bit)、采样率、ENOB(实际有效位)、电源功耗。这 4 个参数中ENOB 是最容易被忽视但最重要的——很多 18-bit 标称的 SAR ENOB 只有 16 bit,这才是它在控制环路里的真实表现。

SAR 的优势在几个特定应用模式——多通道复用(每通道独立转换)、低功耗待机(SAR 不工作时几乎零电流)、确定性时序(每次转换时间相同)。这些特性让 SAR 成为电池供电产品和 FOC 电流采样的首选。

• 多通道复用：每个通道转换完即可切到下一个（不像 Σ-Δ 切换后要等数字滤波器稳定）
• 电池供电：转换完可休眠，功耗低
• 中速中精度：12～16 位、1～5 MSPS 的最佳选择

16 位 ADC，$VREF$ = 5 V：

• LSB = 5 / $2^{16}$ = 76 μV
• 目标：$VREF$ 噪声 < 0.1 LSB = 7.6 μV RMS

18 位：

• LSB = 5 / $2^{18}$ = 19 μV
• 目标：$VREF$ 噪声 < 1.9 μV RMS —— 极苛刻

24 位（Σ-Δ）：

• LSB = 5 / $2^{24}$ = 298 nV
• 目标：$VREF$ 噪声 < 30 nV RMS —— 需要极精密基准 + 去耦

1 基准芯片本身的噪声

精密基准如 LTC6655-5 的 0.1～10 Hz 噪声典型 0.25 ppm RMS = 1.25 μV RMS（@ 5V）。高频噪声通过低通滤波去掉。

2 基准芯片的电源噪声（通过 PSRR 耦合）

若电源噪声 1 mV，PSRR = 80 dB，则进入基准的噪声 = 1 mV / $10^4$ = 100 nV。精密基准的 PSRR 通常很高（> 80 dB @ 低频）。

3 走线耦合的高频噪声

数字开关噪声通过走线耦合到 $VREF$，通常几 mV 级。必须靠 PCB 布局隔离。

4 PCB 铜阻和互感

长距离走线 + 大电流 → 串联电阻和电感上的压降。

$VREF$ 去耦直接决定 ADC 的实际精度上限——任何 $VREF$ 上的噪声、纹波、漂移都会1:1 映射到转换结果。所以 $VREF$ 去耦比电源去耦严格得多——通常需要专用 LDO + 多级电容 + 短走线。

关键：去耦电容要紧贴 ADC $VREF$ 引脚，走线最短。大容量电容（μF 级）在基准附近，小容量（nF 级）在 ADC 附近。

设计：16 位 ADC 的 $VREF$ 供电。

选基准：TI REF5050（5.000 V，噪声 3 μV_pp @ 0.1～10 Hz，0.05% 精度）

噪声预算：

• LSB = 76 μV
• 目标：总 $VREF$ 噪声 < 0.5 LSB = 38 μV_pp

REF5050 噪声：3 μV_pp → 满足 ✓

去耦：

• 基准芯片输出端：10 μF 钽 ‖ 100 nF X7R
• ADC $VREF$ 引脚处：10 μF MLCC ‖ 100 nF ‖ 10 nF

PCB 布局：

• 基准和 ADC 尽量近（< 20 mm）
• $VREF$ 走线远离时钟和数字总线
• 走线下方是完整的模拟地平面

验证：用低噪声示波器 + 频谱分析测 $VREF$ 噪声，目标 < 38 μV_pp 或 < 7.6 μV RMS。

做法 1：完全不分割，一块地平面

• ✓ 回流路径最短，不会跨越分割
• ✗ 数字开关噪声会直接传遍地平面

做法 2：模拟地和数字地完全分割**+ 单点连接**

• ✓ 理论上隔离两种电流
• ✗ 高频时单点连接的电感巨大，回流被迫绕远
• ✗ 跨越地分割的信号会辐射严重

两种都是局部正确、整体危险的做法。

老一代 PCB 设计书常推荐"分割地平面"——AGND 和 DGND 单独画。这条建议在现代设计已经过时——分割反而会让电流绕路产生大环路。现代主流方案是"单一地平面 + 元件分区布局":同一个连续的铜面,但把模拟元件聚在一边、数字元件聚在另一边,自然形成空间隔离。

原理：

• 地平面完整 → 回流路径总是最短，不会被迫绕远
• 数字器件和模拟器件物理上分开，数字开关电流的回流路径天然不会穿过模拟区域
• 布局决定回流路径，而不是靠"分割"

关键技巧：

• 数字回流不穿过模拟区：让数字地电流从数字器件直接回到数字电源的退耦电容，不用绕到模拟区
• 电源分割：用电源平面分割（而不是地平面分割）隔离模拟和数字电源
• ADC 的 AVDD / DVDD 独立去耦：AVDD 单独走模拟 LDO，DVDD 可以来自数字总电源
• ADC 的 AGND / DGND 都接到同一个地平面（不分割）

模拟混合信号走线核心是隔离开干扰源——开关电源、时钟、总线是三大噪声源,模拟输入走线必须远离。关键判别:任何 dV/dt > 1 V/ns 的走线都是噪声源,要把模拟信号走线与之间隔 > 5×线宽。

• 模拟输入走线远离开关电源、时钟、总线
• 必要时加屏蔽（走线两侧铺地，或顶层走模拟信号、紧邻层铺地）
• $VREF$ 走线最短，紧贴 ADC
• 差分 ADC 的输入走线严格匹配长度和阻抗
• 走线避免跨越电源/地分割（这是跨越分割的真正危险场景）

把前面所有规则落到一个具体的 16-bit ADC 布局——下图给出标准的"分区 + 单地 + 短走线"布局,这是 Texas Instruments / Analog Devices 应用笔记里推荐的标准范例。新人按这条范例画,基本不会出大问题。

模拟信号进入数字系统前，首先要解决的不是多少 bit，而是哪些频谱成分允许被诚实采样。只要输入带宽没有在采样前被压到 Nyquist 以内，后面再高精度的 ADC 也只能把混叠后的伪像准确地数字化，而不是把原信号救回来。

• 抗混叠滤波器先把输入限制在采样器能够表示的频带内。
• 采样保持电路把一次转换窗口内的输入冻结成静态快照。
• ADC 把这份快照映射成离散码，后端数字逻辑再计算、存储或传输。
• 若系统还要回到模拟域，DAC、去毛刺网络和输出平滑滤波器必须继续把台阶波和码跳变尖峰处理掉。

这条不等式不是教科书装饰，而是整条链的第一硬边界。对 SAR 来说，第 4 节里所有驱动建立时间计算，都默认这份冻结窗口已经被正确创建；对高速或双级 ADC 来说，SHA 是否足够干净，则直接决定后级 residue 或比较结果是否仍然有效。

n 位 ADC 或 DAC 的本质，不是声明系统已经有 n 位精度，而是先把满量程切成 2^n 个离散区间，再约束每个码区该落在哪里。只要这个几何边界没搞清，标称分辨率、DNL、INL 和 ENOB 就会被当成互不相干的参数表。

理想情况下，最高有效码只会到 $VFSR-1\mathrm{LSB}$，而不会真的打到理论满量程；量化误差的理论下限则被约束在 $\pm 0.5\mathrm{LSB}$ 以内。把这一定义换回第 2 节的静态指标，就能得到更清楚的工程口径：offset 看的是第一处 code transition 偏离 $0.5\mathrm{LSB}$ 多少，DNL 看的是每个 code width 相对 $1\mathrm{LSB}$ 的伸缩，INL 则是这些局部误差累积后的全局弯曲。

因此，标称位数只给出理想量化上限；真正把系统从这条上限拉下来的，才是本页前面已经展开的 $VREF$ 噪声、前端建立时间、时钟抖动、非线性与布局耦合。如果传感器输出本来就是供电的固定比例，例如 v_I = \alpha V_S，那么让 $VREF$ 与 V_S 同源的比值式转换，往往比盲目追更贵的 reference 更有效；反过来，绝对量输入若直接共用嘈杂电源做参考，就会主动把电源纹波写进结果。

只看 ADC 会误以为量化完成就代表问题结束；但只要数字结果还要参与比较基准、闭环控制或模拟重建，DAC 的动态与静态边界就会重新变成系统边界。对外部 DAC 如此，对 SAR 内部 DAC 也一样，因为逐次逼近默认每次试码都会让候选电压沿正确方向单调移动。

• 当 $DNL<-1\mathrm{LSB}$ 时，传函可能变成非单调，missing code 风险会从图不好看升级成闭环方向错误。
• Settling time 的判据通常是进入 $\pm 0.5\mathrm{LSB}$ 误差带；位数越高，误差带越窄，同一输出级就越容易来不及稳定。
• Glitch 最糟糕的时刻常出现在 major-carry 跃迁，例如 011\ldots1 \rightarrow 100\ldots0，根因是各 bit 物理切换不同步或支路传播延时不一致。

工程上的处理顺序也因此很明确：先用并行锁存保证 bit 同步更新，再用去毛刺或 track-hold 跨过切换瞬间，最后用输出滤波器洗掉残余台阶和尖峰。若 DAC 后面接的是比较阈值、精密偏置或控制参考，这一步不能被视为外围美化，而是系统稳定性的组成部分。

从实现角度看，绝大多数 ADC 都在做同一件事：用某种内部 DAC 产生候选值，用比较器判断候选值在目标之上还是之下，再由控制逻辑决定下一拍试哪个 code。真正把 SAR、Flash、Pipeline 与积分型架构分开的，不是会不会比较，而是它们把复杂度分别压给了时间、比较器数量、残差放大链还是积分窗口。

• 顺序搜索或 tracking ADC 的逻辑最直观，但最坏情况仍要走完 $(2^n-1)TCK$，只是 tracking 用上一次结果换掉了平均搜索距离。
• SAR 把搜索改成二分法，所以理想转换时间是 $Tconv=n{T}_{CK}$；代价是每一拍都要同时满足内部 DAC settling、比较器小过驱响应和输入冻结窗口这三条时序约束。
• Charge-redistribution SAR 用电容阵列把内部 DAC 做进 ADC 里，换来了低静态功耗，但电容匹配也因此成为 18 bit 左右的物理天花板。
• Flash 用 2^n-1 个比较器并行拉满速度；Subranging 和 Pipeline 用 coarse code、residue 放大与多级吞吐去换掉完整 Flash 的比较器爆炸。
• Dual-slope 则走另一条路：先积分、再反积分，把电压问题改写成时间问题，所以绝对精度高、工频抑制强，但天然不适合高速瞬态。

这样看，第 1 节的四大架构地图就不再只是经验表，而是几类不同物理账本的归纳：SAR 省比较器、Flash 省时钟拍数、Pipeline 省单级难度、dual-slope 省绝对器件精度，但它们都在别处付出了代价。

过采样本身并不会神奇消除非线性；它只是把同一份量化噪声摊到更宽的频带里，所以留在基带的噪声密度变小。若过采样比写成 k = 2^m，纯过采样给理想信噪比带来的提升只有：

这意味着采样率每翻一倍，理想上也只多约 $3\mathrm{dB}$，也就是 0.5 bit。真正让 Σ-Δ 能走到 20 bit 以上的，不是采得更快本身，而是噪声整形：用反馈把量化噪声主动推到带外，再让数字低通和 decimator 只保留带内信息。按这个口径，一阶 Σ-Δ 大约能做到每个 octave 多 1.5 bit，二阶则可接近每个 octave 多 2.5 bit，所以它绕开了必须做一颗超高匹配多位 DAC 或 ADC这条物理死路。

代价同样不能省略。Σ-Δ 的高精度来自 OSR、环路阶数和数字滤波链，所以它天然带着群时延，不适合快速通道切换，也不适合要求强确定性实时响应的控制闭环。它擅长的是慢速高分辨率、音频和精密测量；一旦系统的第一优先级变成低延迟或多路复用，SAR 往往仍然更合适。

把 ADC 放回 sampled-data 系统后，设计顺序会比先看 datasheet 标称位数清楚得多。真正有效的收敛路径，是先确定频谱和时间边界，再决定架构，最后才去保住这些理论边界不被模拟实现误差吃掉。

• 先用输入最高频率和允许延迟定义 f_s、抗混叠滤波器和是否必须配置 SHA。
• 再用吞吐率、确定性时序、多路复用需求和目标 ENOB 选择 SAR、Σ-Δ、Pipeline、Flash 或 dual-slope。
• 然后才回到第 4 到第 6 节，计算前端驱动、$VREF$ 噪声预算和 PCB 回流路径，把理论量化下限尽量保住。
• 若系统还存在数模重建、闭环阈值或可编程模拟输出，就继续把 DAC 的单调性、settling、去毛刺和输出滤波纳入同一份误差预算。

这样整理后，ADC 不再只是一颗会出码的芯片，而是整条混合信号链的中间边界；本页前面所有关于 ENOB、驱动、参考和布局的章节，都是在为这条边界争取不被前后级破坏的空间。