ADC 与混合信号设计

读完本页后，你应该能够：

• 用三难困境框架对比 SAR / Σ-Δ / Pipeline / Flash 四大架构，并按应用需求选型。
• 区分静态误差（DNL、INL、Offset、Gain）和动态误差（SNR、SINAD、ENOB、SFDR）。
• 说明 ENOB 为什么是实际精度的"真相"，以及它和标称位数的差距从哪里来。
• 为 SAR ADC 设计前端驱动运放，算出采样电容在给定时间内充电到 N 位精度所需的 GBW 和 SR。
• 推导基准电压噪声对 ADC 输出的直接影响，并设计 $V_{REF}$ 去耦网络。
• 解释为什么"分割地平面"经常是混合信号 PCB 的错误做法。
• 诊断一个"16 位 ADC 实测只有 12 位精度"的问题，至少列出 5 个可能原因。

ADC 选型永远在三个对立目标之间权衡——高速、高精度、低功耗。这三者不可同时最优,所以市场上才有 4 种主要架构(Flash 极速但低精度、Pipeline 中速中精度、SAR 平衡、Sigma-Delta 极精度但慢)。理解这三难是 ADC 选型的起点。

三难困境：速度 × 精度 × 低功耗——任何 ADC 架构都必须牺牲其中一个。四种主流 ADC 架构分别占据三维空间的不同位置。

四大架构对比

四大架构按"速度 × 精度"二维分布——Flash 极速低精(GHz/8 bit)、Pipeline 中高速中精(MHz/12-16 bit)、SAR 中速高精(MHz/16-18 bit)、Sigma-Delta 慢高精(kHz/24 bit)。功耗大致与速度成正比,所以选型时先确定速度+精度需求,功耗可以推。

甜蜜点应用：SAR → 传感器、仪表、多路采集；Σ-Δ → 音频、称重、精密仪器；Pipeline → 通信、雷达、示波器；Flash → 雷达脉压、超宽带 RF。

每种架构的工作原理一句话

SAR (Successive Approximation Register)：二分逼近。N 位转换需要 N 次比较，每次在 DAC 上设置一位然后比较。速度线性受限于位数——16 位需要 16 个比较周期。

Σ-Δ (Sigma-Delta)：1 位调制器过采样，然后用数字滤波器低通 + 抽取还原高位精度。核心是噪声整形：把量化噪声"推"到高频，再被数字滤波器去掉。极高精度但速度慢。

Pipeline：多级串联，每一级提取几位 + 放大剩余误差 + 传给下一级。像流水线一样吞吐，但每个数据经过 N 级才能输出（延迟 = N × 时钟周期）。高速高精度的折中。

Flash：2^n − 1 个比较器并联，输入信号同时与所有阈值比较 → 温度计码 → 编码器转二进制。一个时钟周期出结果，N 位需要 2^n 个比较器——12 位需要 4095 个比较器，不可行。所以 Flash 只做 6～8 位。

为什么 Σ-Δ 能做到 24 位而 SAR 做不到

SAR 的精度上限由 DAC 的电阻/电容匹配精度决定。匹配到 18 位需要 0.0004% 的电容匹配（1/$2^{18}$），这已经是工艺极限。

Σ-Δ 不依赖匹配——它只需要 1 位比较器和 1 位 DAC，任何不精确都被数字滤波器"平均掉"。代价是过采样倍数非常高（OSR = 64～1024），速度自然就慢。

这是为什么 Σ-Δ 能做 24 位，而 SAR 极难超过 18 位——两者的精度瓶颈在物理上完全不同。

选型决策树

ADC 选型按三个变量分支——目标精度、采样率、是否多通道。这三个变量决定了进哪个架构域。下面这棵树覆盖 90% 工程选型决策,实际项目还要叠加成本和供应链约束。

本质一句话：ADC 没有"最好的"，只有"在你的速度-精度-功耗三角形位置上最合适的"。

ADC 数据手册上的参数很多，分成两类：静态（DC 测量）和动态（AC 测量）。两者反映不同的物理现象，不能互相替代。

静态精度指标

静态精度指标衡量 ADC 转换函数的"DC 准确度"——offset/gain/INL/DNL 都是 DC 量,不依赖输入频率。关键判别:offset/gain 可以软件校准消除,INL/DNL 是物理上的非线性不能消除。所以选 ADC 时主要看 INL/DNL,不要被"超 16 bit 标称分辨率"误导。

静态指标描述 ADC 在 DC 输入下的传递函数偏离理想的程度。

DNL 和 INL 的几何意义

DNL 与 INL 看的是 ADC 转换函数与"理想阶梯"的偏离——DNL 看每一个台阶高度的局部偏差(< 1 LSB 才不会丢码),INL 看累积偏差。几何上:DNL 是斜率误差,INL 是位置误差。下图把这两个概念可视化。

DNL = 实际步长 − 1 LSB。理想 = 0。DNL > +1 LSB 意味着某些码（实际测量时）不会出现——这就是 Missing Code。

INL = 实际传递函数 − 理想直线。描述整体的"弯曲度"。

DNL 和 INL 的关系：INL 是 DNL 的积分（累加），所以 INL 通常比 DNL 大，并且在中间区域最明显。

动态精度指标

动态精度衡量 ADC 在 AC 输入下的"信号完整性"——SNR 信噪比、SINAD 信号噪声失真、ENOB 有效位数、SFDR 无杂散动态范围、THD 总谐波失真。ENOB 是从 SINAD 反算的"实际有效位数"——一个标称 16-bit ADC ENOB 可能只有 13.5 bit,这才是它在 FOC 控制中的真实能力。

动态指标描述 ADC 对正弦波输入的响应，更接近实际信号处理的精度。

ENOB 公式——SINAD → 等效位数

理想 N 位 ADC 的 SNR 上限由量化噪声决定：

$SN{R}_{理}想=6.02\cdot N+1.76dB$ （推导：量化噪声 = LSB/√12，满量程正弦信号 = 2^n·LSB/(2√2)，比值取 dB）

实际 ENOB：

ENOB = (SINAD − 1.76) / 6.02 关键：ENOB 反映实际信号处理的有效精度，它把噪声和失真都考虑进去。ENOB < N 是常态，差多少取决于 ADC 设计和系统实现。

一个典型例子

某 16 位 SAR ADC 数据手册：

• 标称分辨率：16 bit
• 实测 SNR = 88 dB
• 实测 THD = −95 dB
• 计算 SINAD = −20·log10(10^(−88/20) + 10^(−95/20)) ≈ 87.4 dB
• ENOB = (87.4 − 1.76) / 6.02 ≈ 14.2 bit

实际只能做到 14.2 位精度。剩下的 1.8 位被噪声和失真吃掉了。

对设计者的启示：永远用 ENOB，不要用标称位数。标称 16 位但 ENOB = 14 位的 ADC，系统精度只到 14 位。

静态 vs 动态的选择

判别原则:测的是 DC 量看静态指标,测的是 AC 量看动态指标——温度、电压、电流(慢变)看 INL/DNL/offset;音频、振动、SVPWM 反馈电流(快变)看 SNR/ENOB/SFDR。FOC 电流采样要看动态(电流是 100Hz~10kHz 高频信号),不能只看 INL。

• 测量 DC 量（温度、压力、电压）：看 INL / DNL 和 Offset / Gain
• 测量 AC 量（音频、振动、电流波形）：看 ENOB 和 SFDR
• 精密仪器：两者都要，因为漂移和噪声都重要

本质一句话：ENOB 是 ADC 的"真相"——标称位数是广告，ENOB 是实际。

SAR 是最常用的 ADC 架构，覆盖 12～18 位、100 kSPS ～ 数 MSPS 的广大应用。它的工作原理简单但精妙。

SAR 的逐次逼近算法

SAR(Successive Approximation Register) 是一种"二分法"算法——内部 DAC 从中点开始,比较器告诉它实际值在中点之上还是之下,然后再二分。N 位精度需要 N 次比较,所以速度上限受 N + 比较器速度限制。SAR 是 12~18 bit 区间的主流。

N 位转换需要 N 个比较周期。这是 SAR 速度的硬限制——16 位 ADC 每个采样需要 16 个时钟周期，加上采样时间和建立时间，整体不可能很快。

内部 DAC 的物理

SAR 内部 DAC 通常用电荷重分布法——一组二进制加权的电容,通过开关切换连接到 $V_{REF}$ 或地,产生离散电压用作比较基准。这种实现的优势是无静态功耗(不像 R-2R 一直耗电),与 SAR 低功耗特性匹配。

SAR ADC 的内部 DAC 通常是电荷重分布 DAC（Charge Redistribution DAC）。电容比的匹配精度决定了 SAR 的上限：

• 12 位 SAR：电容匹配需要 0.025%（1/2^1^2）
• 16 位 SAR：电容匹配需要 0.0015%（1/$2^{16}$）
• 18 位 SAR：电容匹配需要 0.00038%（工艺极限）

18 位以上的 SAR 几乎不存在——这就是为什么高精度应用必须换 Σ-Δ。

SAR 的主要参数

SAR 选型时关注 4 个参数——分辨率(标称 bit)、采样率、ENOB(实际有效位)、电源功耗。这 4 个参数中ENOB 是最容易被忽视但最重要的——很多 18-bit 标称的 SAR ENOB 只有 16 bit,这才是它在控制环路里的真实表现。

SAR 的优势场景

SAR 的优势在几个特定应用模式——多通道复用(每通道独立转换)、低功耗待机(SAR 不工作时几乎零电流)、确定性时序(每次转换时间相同)。这些特性让 SAR 成为电池供电产品和 FOC 电流采样的首选。

• 多通道复用：每个通道转换完即可切到下一个（不像 Σ-Δ 切换后要等数字滤波器稳定）
• 电池供电：转换完可休眠，功耗低
• 中速中精度：12～16 位、1～5 MSPS 的最佳选择

本质一句话：SAR 是二分搜索 + 电荷重分布 DAC 的精妙结合；12～18 位是它的物理边界，超出需要换架构。

SAR 工作时，内部采样电容 $C_{sample}$ 必须在有限时间内充电到 N 位精度。如果前端驱动运放不够快，采样电容没充满就转换，导致系统精度降到驱动能力的上限。

这是 SAR 系统设计最常被忽视的瓶颈——很多人以为"选了 16 位 ADC 就能做到 16 位"，结果驱动运放限制让实际精度掉到 12 位。

充电时间约束

采样电容在采样阶段通过驱动回路阻抗（$R_{drive}$ + $R_{series}$ + $R_{on}$,sw）充电到 $V_{in}$：

V_c(t) = V_in × (1 − exp(−t/τ))
τ = (R_drive + R_series + R_on,sw) × C_sample

充电到 N 位精度所需时间：

充到 N 位精度意味着误差 < 0.5 LSB，即 1/2^(N+1)。对指数衰减：

1 − exp(−t/τ) > 1 − 1/2^(N+1)
t/τ > (N+1) × ln(2) ≈ 0.693 × (N+1)

简化：

$t_{charge}\ge (N+1)\times 0.693\times \tau \approx (N+1)\times 0.7\times \tau$ N 位精度的约束：

• 12 位：$t_{charge}$ ≥ 9 × τ
• 16 位：$t_{charge}$ ≥ 12 × τ
• 18 位：$t_{charge}$ ≥ 13 × τ

典型电路结构

驱动电路目的是给 SAR 一个干净的低阻信号——SAR 输入有"电荷踢回"(每次采样会拉走一小部分电荷),信号源阻抗高时这会导致建立时间不够、转换出错。所以必须用低噪声运放 + RC 滤波 + 低 ESR 电容三件套。

每个元件的作用：

• 运放输出阻抗 $R_{drive}$：应尽量小（选低输出阻抗运放）
• $R_{series}$（10～100 Ω）：隔离运放输出，防止采样电容的阶跃电流让运放不稳定
• $C_{ADC}$（几 nF～几十 nF）：外部电容，给采样电容提供局部电荷储备，减小对运放的瞬态需求
• ADC 内部 $C_{sample}$（10～50 pF）：每次采样时通过内部开关接入

$R_{series}$ 和 $C_{ADC}$ 的取值权衡

增大 $R_{series}$：

• ✓ 运放更稳定（减小运放看到的容性负载）
• ✓ 过滤高频噪声
• ✗ 充电时间常数变大（R × C）
• ✗ 限制采样精度

增大 $C_{ADC}$：

• ✓ 更多电荷储备，减小采样瞬间对运放的拖拽
• ✓ 形成低通滤波，减小高频噪声
• ✗ 运放驱动负载更重（容性）
• ✗ 建立时间更长

经验值：$R_{series}$ = 33～100 Ω，$C_{ADC}$ = 20·$C_{sample}$（通常 1～10 nF）。

一个完整的计算示例

目标：16 位 SAR ADC，1 MSPS，充电到 16 位精度。

已知：

• $C_{sample}$ = 30 pF（ADC 内部）
• 采样周期 = 1 μs
• $t_{ACQ}$ = 60% × 1 μs = 600 ns（典型）
• $R_{on}$,sw = 50 Ω（ADC 内部开关）

Step 1：τ 的允许最大值

t_ACQ ≥ 12 × τ  (16 位要求)
τ ≤ 600 ns / 12 = 50 ns

Step 2：$R_{drive}$ + $R_{series}$ 的允许最大值

τ = (R_drive + R_series + R_on,sw) × C_sample
50 ns = R_total × 30 pF
R_total ≤ 50 ns / 30 pF ≈ 1667 Ω

扣除 R_on,sw = 50 Ω:
R_drive + R_series ≤ 1617 Ω

Step 3：选 $R_{series}$ 和运放输出阻抗

• $R_{series}$ = 100 Ω（防止振荡的最小值）
• $R_{drive}$ ≤ 1517 Ω

大多数宽带运放输出阻抗 < 100 Ω，满足要求。

Step 4：验证运放 GBW 和 SR

输入信号带宽 500 kHz（Nyquist 半带宽），运放带宽需要 > 500 kHz × 10 = 5 MHz。选 GBW > 20 MHz 的运放留裕度。

SR 要求：输入最大 5 V 摆幅，500 kHz → 2π × 500k × 5 = 15.7 V/μs。选 SR > 20 V/μs 的运放。

候选：ADA4841-1（GBW = 80 MHz，SR = 13 V/μs，输出阻抗 ≈ 50 Ω）——SR 略紧，可接受。

典型陷阱

SAR 驱动电路4 个典型陷阱——RC 时间常数选错、ESR 大的电容、运放带宽不够、模拟地与数字地分错。这些陷阱共同特征是"电气上看似 OK 但 ENOB 跌"。每个陷阱都对应一个具体物理量。

• $R_{series}$ 选太大：如 10 kΩ → τ = 300 ns → 600 ns 内只能充到约 0.5 ns 精度，ENOB 严重下降
• 运放 SR 不足：大信号跟不上 → 输出被截顶 → 谐波失真
• 忘了 $R_{on}$,sw：内部开关电阻也在 τ 的公式里
• $C_{ADC}$ 太大：运放看到大容性负载 → 不稳定、振荡
• Rail-to-Rail 运放在轨附近线性度差：接近 $V_{cc}$ 或 GND 时 ENOB 急剧下降

本质一句话：SAR 精度的瓶颈经常不是 ADC 本身，而是前端驱动——τ 必须 ≤ $t_{ACQ}$/(N+1)/ln2，否则再好的 ADC 也白搭。

ADC 的满量程由 $V_{REF}$ 定义。$V_{REF}$ 上的任何噪声都被 1:1 地反映到输出码上——10 μV 的 $V_{REF}$ 抖动等于 ADC 输出 10 μV 的误差。

这意味着 $V_{REF}$ 的噪声要求比 ADC 本身还严。

噪声预算计算

16 位 ADC，$V_{REF}$ = 5 V：

• LSB = 5 / $2^{16}$ = 76 μV
• 目标：$V_{REF}$ 噪声 < 0.1 LSB = 7.6 μV RMS

18 位：

• LSB = 5 / $2^{18}$ = 19 μV
• 目标：$V_{REF}$ 噪声 < 1.9 μV RMS —— 极苛刻

24 位（Σ-Δ）：

• LSB = 5 / $2^{24}$ = 298 nV
• 目标：$V_{REF}$ 噪声 < 30 nV RMS —— 需要极精密基准 + 去耦

$V_{REF}$ 噪声源

1 基准芯片本身的噪声

精密基准如 LTC6655-5 的 0.1～10 Hz 噪声典型 0.25 ppm RMS = 1.25 μV RMS（@ 5V）。高频噪声通过低通滤波去掉。

2 基准芯片的电源噪声（通过 PSRR 耦合）

若电源噪声 1 mV，PSRR = 80 dB，则进入基准的噪声 = 1 mV / $10^4$ = 100 nV。精密基准的 PSRR 通常很高（> 80 dB @ 低频）。

3 走线耦合的高频噪声

数字开关噪声通过走线耦合到 $V_{REF}$，通常几 mV 级。必须靠 PCB 布局隔离。

4 PCB 铜阻和互感

长距离走线 + 大电流 → 串联电阻和电感上的压降。

$V_{REF}$ 去耦网络

$V_{REF}$ 去耦直接决定 ADC 的实际精度上限——任何 $V_{REF}$ 上的噪声、纹波、漂移都会1:1 映射到转换结果。所以 $V_{REF}$ 去耦比电源去耦严格得多——通常需要专用 LDO + 多级电容 + 短走线。

关键：去耦电容要紧贴 ADC $V_{REF}$ 引脚，走线最短。大容量电容（μF 级）在基准附近，小容量（nF 级）在 ADC 附近。

一个实战例子

设计：16 位 ADC 的 $V_{REF}$ 供电。

选基准：TI REF5050（5.000 V，噪声 3 μV_pp @ 0.1～10 Hz，0.05% 精度）

噪声预算：

• LSB = 76 μV
• 目标：总 $V_{REF}$ 噪声 < 0.5 LSB = 38 μV_pp

REF5050 噪声：3 μV_pp → 满足 ✓

去耦：

• 基准芯片输出端：10 μF 钽 ‖ 100 nF X7R
• ADC $V_{REF}$ 引脚处：10 μF MLCC ‖ 100 nF ‖ 10 nF

PCB 布局：

• 基准和 ADC 尽量近（< 20 mm）
• $V_{REF}$ 走线远离时钟和数字总线
• 走线下方是完整的模拟地平面

验证：用低噪声示波器 + 频谱分析测 $V_{REF}$ 噪声，目标 < 38 μV_pp 或 < 7.6 μV RMS。

本质一句话：ADC 的噪声瓶颈经常是 $V_{REF}$，不是 ADC 本身——选精密基准 + 多档去耦 + 就近布置是三板斧。

混合信号 PCB 的核心问题：数字电路产生的高频开关噪声（GND bounce、VCC 纹波）容易耦合到模拟信号，直接污染 ADC 输入和 $V_{REF}$。

两种常见但都有问题的做法

做法 1：完全不分割，一块地平面

• ✓ 回流路径最短，不会跨越分割
• ✗ 数字开关噪声会直接传遍地平面

做法 2：模拟地和数字地完全分割**+ 单点连接**

• ✓ 理论上隔离两种电流
• ✗ 高频时单点连接的电感巨大，回流被迫绕远
• ✗ 跨越地分割的信号会辐射严重

两种都是局部正确、整体危险的做法。

现代推荐：单一地平面 + 布局隔离

老一代 PCB 设计书常推荐"分割地平面"——AGND 和 DGND 单独画。这条建议在现代设计已经过时——分割反而会让电流绕路产生大环路。现代主流方案是"单一地平面 + 元件分区布局":同一个连续的铜面,但把模拟元件聚在一边、数字元件聚在另一边,自然形成空间隔离。

原理：

• 地平面完整 → 回流路径总是最短，不会被迫绕远
• 数字器件和模拟器件物理上分开，数字开关电流的回流路径天然不会穿过模拟区域
• 布局决定回流路径，而不是靠"分割"

关键技巧：

• 数字回流不穿过模拟区：让数字地电流从数字器件直接回到数字电源的退耦电容，不用绕到模拟区
• 电源分割：用电源平面分割（而不是地平面分割）隔离模拟和数字电源
• ADC 的 AVDD / DVDD 独立去耦：AVDD 单独走模拟 LDO，DVDD 可以来自数字总电源
• ADC 的 AGND / DGND 都接到同一个地平面（不分割）

关键走线规则

模拟混合信号走线核心是隔离开干扰源——开关电源、时钟、总线是三大噪声源,模拟输入走线必须远离。关键判别:任何 dV/dt > 1 V/ns 的走线都是噪声源,要把模拟信号走线与之间隔 > 5×线宽。

• 模拟输入走线远离开关电源、时钟、总线
• 必要时加屏蔽（走线两侧铺地，或顶层走模拟信号、紧邻层铺地）
• $V_{REF}$ 走线最短，紧贴 ADC
• 差分 ADC 的输入走线严格匹配长度和阻抗
• 走线避免跨越电源/地分割（这是跨越分割的真正危险场景）

一个典型 16 位 ADC 布局

把前面所有规则落到一个具体的 16-bit ADC 布局——下图给出标准的"分区 + 单地 + 短走线"布局,这是 Texas Instruments / Analog Devices 应用笔记里推荐的标准范例。新人按这条范例画,基本不会出大问题。

本质一句话：现代混合信号 PCB 推荐单一地平面 + 布局隔离 + 电源分割，不是"分割地平面 + 单点连接"。

混合信号系统的失效模式80% 不是器件失效,是信号链失效——表现是 ENOB 不达标、噪声超预期、温漂大。下表把常见失效按"根因 + 对策"组织,每一条都能映射到本页前面某节的规则。

做一次真实的 16 位 SAR ADC 系统精度估算：

标称分辨率:              16 bit → LSB = 76 μV
                         
误差源:
  ADC 内在 INL:          ±2 LSB = 152 μV
  ADC 内在噪声 (RMS):    0.5 LSB = 38 μV
  运放 V_os:             100 μV (OPA211)
  运放 V_os 温漂 (50°C): 0.3 μV/°C × 50 = 15 μV
  运放 I_b × R_in:       50 nA × 1 kΩ = 50 μV  
  V_REF 噪声 (RMS):      10 μV
  V_REF 温漂:            5 ppm/°C × 50 × 5V = 1.25 mV → 超限!
  
RSS 总误差 (除 V_REF 温漂):
  = √(152² + 38² + 100² + 15² + 50² + 10²)
  ≈ √(23104 + 1444 + 10000 + 225 + 2500 + 100)
  ≈ √37373
  ≈ 193 μV
  ≈ 2.5 LSB
  
ENOB ≈ 16 − log2(2.5) ≈ 14.7 bit

问题: V_REF 温漂 5 ppm/°C 在 50°C 下贡献 1.25 mV = 16 LSB
→ 温漂吃掉 4 位精度!

解决:
  - 换 1 ppm/°C 超低漂基准 (如 LTC6655): 0.25 mV → 可接受
  - 或控制温度 (恒温环境): 温漂退出预算

结论：16 位 ADC 系统的实际精度常常被非 ADC 的因素限制，特别是 $V_{REF}$ 温漂和运放 $V_{os}$。设计时必须做全系统预算，不能只看 ADC 规格。

• ADC 的三难困境（速度 × 精度 × 功耗）让四大架构（SAR / Σ-Δ / Pipeline / Flash）各占一个位置，没有全面最优。
• ENOB 是 ADC 的"真相" —— 实际精度 = (SINAD − 1.76) / 6.02，标称位数只是广告。
• 静态指标（DNL、INL）不可校准，决定 ADC 上限；动态指标（ENOB、SFDR）反映实际信号处理能力。
• SAR 精度瓶颈：DAC 电容匹配；18 位是工艺极限。更高精度必须用 Σ-Δ（靠过采样 + 噪声整形绕开匹配问题）。
• SAR 前端驱动的关键约束：τ ≤ $t_{ACQ}$ / ((N+1) × ln2)；典型 16 位要求 $t_{charge}$ ≥ 12 × τ。
• $V_{REF}$ 噪声 1:1 反映到输出：16 位 ADC 要求 $V_{REF}$ 噪声 < 0.1 LSB ≈ 7.6 μV RMS。
• $V_{REF}$ 温漂可能吃掉 4 位精度：5 ppm/°C × 50°C × 5V = 1.25 mV = 16 LSB（对 16 位 ADC 而言）。
• 混合信号 PCB 推荐单一地平面 + 布局隔离 + 电源分割，不是"分割地平面 + 单点连接"。
• 全系统精度预算：ENOB 常被 $V_{REF}$、运放 $V_{os}$、前端驱动拖低；必须做完整误差预算。

• TI — ADCs: Determining a SAR ADC's Linear Range When Using Op Amps
• TI — ADCs: Statistics Behind Error Analysis of ADC System
• ADI — How to Get the Best ADC Accuracy
• ST — Understanding and Minimising ADC Conversion Errors
• TI — scaa035b: Mixed Signal PCB Layout Guidelines

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