SiC 器件（Silicon Carbide Devices）

回顾 Baliga 品质因数：

$BFM=\epsilon \cdot {\mu }_n\cdot E{c}^3$ 同时回顾硅限推导：$Rdrift$·A ∝ W / $ND$，而 W ∝ BV，$ND$ ∝ E_c²/BV（因为高 $Ec$ 允许高掺杂），所以：

$Rdrift\cdot A\propto B{V}^2/(ND\cdot \mu )\propto B{V}^2\cdot BV/(E{c}^2\cdot \mu )=B{V}^3/(E{c}^2\cdot \mu )$ 对同一个 BV，$Rdrift$·A ∝ 1/(E_c² · μ)。SiC 的 $Ec$ 高 10 倍、μ 略低（0.66×）：

$RDS(on),SiC/RDS(on),Si=1/(10^2\times 0.66)\approx 1/66$ 也就是说，相同耐压的 SiC 漂移区电阻比硅低约 66 倍。算上工艺和实际沟道电阻后，总 $RDS(on)$ 的改善通常在 10～30 倍——这已经足够颠覆一切高压应用了。

SiC 与 Si 的物理差异主要在三个参数——禁带宽度 $Eg$(3 倍)、临界击穿场 $Ec$(10 倍)、热导率(2.5 倍)。这三者的组合让 SiC 在高压高温场景压倒性胜出。

工程影响：$Ec$ 高 10× → 漂移区薄 10×，$RDS(on)$·A 低 66×。μ_ch 仅体值 1–3%（$Si{O}_2$/SiC 界面态）。热导率 3× → 更小芯片面积即可散热。

工程上最容易忽略的一点：体迁移率高 ≠ 沟道迁移率高。SiC 的沟道迁移率只有体迁移率的 1～3%，而 Si 是 25%。这是 $Si{O}_2$/SiC 界面质量差的直接后果，也是 SiC MOSFET 设计里第一个需要关注的约束。

Infineon CoolSiC 1200V/30mΩ（IMW120R030M1H）：

• $RDS(on)$ = 30 mΩ（@ 25°C）
• 芯片面积约 25 mm²

如果用硅做同样的 1200 V MOSFET：硅限告诉我们 $RDS(on)$·A 会大约是 SiC 的 66 倍，所以相同面积下 $RDS(on)$ ≈ 2 Ω。在 30 A 工作电流下：

P_cond,Si  = 30² × 2.0 = 1800 W    ← 完全不可用
P_cond,SiC = 30² × 0.030 = 27 W     ← 完全可行

相差 67 倍。这就是为什么 1200 V 及以上的高压大电流应用里，SiC 不是"可选"，是"必须"。

SiC MOSFET 四代结构演进——平面栅 → 沟槽栅 → 屏蔽沟槽 → 8 寸沟槽。每代都把 $RDS(on)\cdot A$ 降 30~40%,代价是工艺更复杂、栅氧应力管理更难。

Gen 1/2 代表：Wolfspeed C2M/C3M。Gen 3：Infineon CoolSiC（沟槽底部高电场是主要挑战）。Gen 4：Infineon CoolSiC G2、ROHM 4G（工艺复杂度高）。

早期 SiC MOSFET（Wolfspeed C2M、ROHM 第一代）用平面结构——和传统 Si MOSFET 一样，沟道沿 SiC 表面水平延伸。

问题：

• 沟道长度受光刻精度约束（～0.5 μm 最短）
• 沟道迁移率只有 10～20 cm²/V·s
• 沟道电阻占总 $RDS(on)$ 的 30～50%（硅只有 10% 以下）
• 芯片面积必须很大才能把 $RDS(on)$ 压下来 → 成本高

Trench(沟槽栅)比平面栅省面积 30%——但带来新问题:沟槽底部电场集中,长期高电场会加速栅氧 TDDB 失效。这条问题在 Gen 3 屏蔽沟槽方案才得到解决。

Infineon 2017 年的 CoolSiC 第一次把 Trench 引入 SiC：沟道在沟槽侧壁上垂直延伸，沟道密度大幅提高，相同面积的 $RDS(on)$ 降低 30～50%。

但 Trench 在 SiC 上引入了一个新物理问题：关断时，漂移区的电压降主要承担在沟槽底部。沟槽底部的 $Si{O}_2$ 遭受极强的电场——在 Si MOSFET 上这不是问题（Si 的 $Ec$ = 0.3 MV/cm，远小于 $Si{O}_2$ 的 10 MV/cm 击穿场）——但在 SiC 上，漂移区的电场可以达到 3 MV/cm 级别，传导到 $Si{O}_2$/SiC 界面会让栅氧在长期工作下 TDDB 失效（时间相关介电击穿）。

屏蔽沟槽用 P+ 屏蔽层把沟槽底部电场屏蔽掉——栅氧应力降到平面栅水平,寿命大幅延长。Infineon CoolSiC G2、Wolfspeed Gen 4 都用这条结构。

Infineon CoolSiC G2、ROHM 第 4 代都采用屏蔽沟槽来解决这个问题。P^+ 屏蔽层是一个埋入的电荷补偿结构，把电场从 $Si{O}_2$/SiC 界面转移到 SiC 体内。这不仅保护了栅氧寿命，还允许沟槽结构的进一步缩小，进一步降低 $RDS(on)$。

代价：工艺复杂度大幅增加，需要精确控制 P^+ 屏蔽层位置。

第 4 代产品的性能提升（相对第 3 代）：

• $RDS(on)$·A 降低约 30%
• 开关能量 $Eon$+$Eoff$ 降低约 25%
• 栅氧可靠性（10 年 @ 175°C）达到 AEC-Q101 Grade 0

界面态密度 $Dit$ 的对比：

物理来源：

• 悬挂键：SiC 有两种原子（Si 和 C），高温氧化时 C 原子部分离化为 CO / $C{O}_2$ 逸出，留下带电的悬挂键
• 近界面氧陷阱：$Si{O}_2$ 层里靠近界面的氧空位
• 碳团簇：未完全氧化的碳原子聚集在界面形成陷阱

沟道迁移率塌陷：正常 SiC 体迁移率 ～950 cm²/V·s，但沟道中由于载流子被界面态不断俘获和散射，有效迁移率只有 10～30 cm²/V·s（约 1～3% 的体值）。

工艺缓解手段：

• NO / $N2O$ 后氧化退火：氮原子钝化界面悬挂键，$Dit$ 降低约 10 倍，μ_ch 提升到 30～50
• $POC{l}_3$ 钝化：磷原子钝化，效果类似
• Trench 的 a 面 / m 面选择：不同晶面的 $Dit$ 差一倍

但商用器件的 μ_ch 目前仍卡在 30～50 cm²/V·s，是体迁移率的 5%——这是 SiC MOSFET 最大的性能损失来源。

界面态还带来一个长期可靠性问题：偏置温度不稳定性（Bias Temperature Instability，BTI）。

物理：高温 + 高 $VGS$ 应力下，界面态会捕获/释放电荷，改变 $Vth$。表现为：

• PBTI（正偏）：$VGS$ = $VGS$,on（正压），$Vth$ 逐渐上升
• NBTI（负偏）：$VGS$ = $VGS$,off（负压），$Vth$ 逐渐下降

典型漂移幅度：100～500 mV，在 10 年使用周期内累积。这个漂移看起来不大，但对阈值电压只有 2～3 V 的 SiC MOSFET 来说意味着：

• $RDS(on)$ 漂移（每 100 mV $Vth$ 变化约对应 5～10% $RDS(on)$ 变化）
• 误开通风险加大（$Vth$ 变低后，Cross-talk 噪声更容易触发）
• 并联均流恶化

AEC-Q101 要求：汽车级 SiC MOSFET 必须通过 HTGB（High Temperature Gate Bias）1000 h @ $VGS$,max × 150°C 测试，$Vth$ 漂移 ≤ 100 mV。这是现代 SiC 产品的硬性门槛。

SiC MOSFET 的体二极管导通时，电子和空穴在漂移区复合。复合释放的能量（～3.26 eV，等于 SiC 禁带）足以驱动基平面位错（Basal Plane Dislocation，BPD）在材料内部滑移扩展，形成堆垛层错（Stacking Fault）。

后果：

• 堆垛层错区的电阻率显著升高
• $RDS(on)$ 随体二极管累积导通时间逐渐上升（漂移可达 30～50%）
• 最终可能导致器件失效

工程应对：

• 避免让 SiC 体二极管长时间导通 —— 尤其是大电流
• 同步整流是必需：主动开通 MOSFET 旁路体二极管，让电流走 $RDS(on)$ 而不是体二极管正向压降
• 选择低 BPD 外延材料：Gen 4 产品通过外延工艺改进把 BPD 密度从 ～100 cm⁻² 降到 < 1 cm⁻²
• 并联 SiC SBD：让 SiC SBD 承担反向续流电流，完全旁路体二极管

SiC Cross-talk 比 Si 严重 4-5×——根因是两个变量同时变恶:dV/dt 高 10× + $Vth$ 低 1.5V。两者乘积让 SiC 必须用负压关断 + Miller clamp。

SiC dV/dt 高 10×，虽 $Cgd$ 小，净效果 $VGS$,noise 仍比 Si 大 3–5×。

Cross-talk 公式：$VGS,noise\approx Cgd\cdot dV/dt\cdot RG,eff$。SiC 在这个公式的每一项都比 Si 更坏。虽然 SiC 的 $Cgd$ 小，但 dV/dt 高了 10 倍，净效果是 $VGS$,noise 仍比 Si 大 3～5 倍。

一个典型的计算（1200 V 半桥）：

C_gd = 15 pF，dV/dt = 50 kV/μs，R_G,eff = 10 Ω

i_noise = C_gd × dV/dt = 15 pF × 50 kV/μs = 0.75 A
V_GS,noise = i_noise × R_G,eff = 0.75 × 10 = 7.5 V

• 用 0 V 关断：$VGS$ 峰值 = 0 + 7.5 = 7.5 V，远超 $Vth$ = 2.5 V → 直通短路
• 用 −5 V 关断：$VGS$ 峰值 = −5 + 7.5 = 2.5 V，刚好达到 $Vth$ → 边缘
• 用 −5 V + Miller Clamp（$RG$,eff 降到 0.5 Ω）：$VGS$,noise = 0.38 V → $VGS$ 峰值 = −4.62 V → 安全

结论：SiC 桥臂的标准配置是 −5 V 关断 + 有源 Miller 箝位，两个都要，不是可选。

SiC 并联比 Si 并联更难，因为 Cross-talk 风险乘以并联数量：

• 两管并联 → 每个管都要抗 Cross-talk
• 驱动走线对称性必须做到 ～1% 级别，否则其中一个管先触发 Cross-talk，另一个管就承担所有电流
• 共源电感不对称会让开关瞬态的电流分配不均

实务做法：

• 并联 SiC 时每个管配一个独立的 Miller Clamp（或用集成 Clamp 的驱动 IC）
• 驱动 IC 的输出路径必须物理对称（PCB 布线 T 型分叉）
• 每个管串联独立的 $RG$,on / $RG$,off（而不是共用）

SiC SCWT 比 IGBT 短 3-5×——根因是芯片面积小 3-5×、$ISC/Irated$ 高 1.6×、$Tj$ 上升速度快。三者叠加让 SiC 短路状态下温升速度比 IGBT 快近一个数量级。

SiC 芯片面积小 → 热容少 → SCWT 短（2–5 μs vs IGBT 10–15 μs）。gfs 更高导致短路电流峰值更大。

当 SiC MOSFET 短路时（负载短路、桥臂直通），它处于大 $VDS$ + 大 $ID$ 的极端状态，功耗密度爆炸（单管 kW 级以上），结温 $Tj$ 在微秒时间尺度内飙升。

典型值：

• Si IGBT：SCWT = 10～15 μs
• SiC MOSFET（Gen 3）：SCWT = 2～5 μs
• SiC MOSFET（Gen 4，优化后）：SCWT = 5～10 μs

这意味着短路保护的响应窗口非常紧。

DESAT 保护链路（详见 栅极驱动（Gate Driver） 第八节）的总响应时间：

总响应 = blanking 时间 + DESAT 阈值检测 + 软关断执行
      ≈ 1~2 μs + 0.3~0.5 μs + 0.5~1 μs
      ≈ 2~3.5 μs

这个总时间必须小于 SCWT。所以：

• Si IGBT SCWT 10～15 μs → 响应 2～3 μs 有大量余量
• SiC（Gen 3） SCWT 2～5 μs → 响应 2～3 μs 几乎踩线
• SiC（Gen 4） SCWT 5～10 μs → 响应 2～3 μs 有小量余量

工程后果：

• blanking time 必须紧凑（SiC 典型 1～2 μs vs IGBT 的 3～5 μs）
• 驱动 IC 的 DESAT 检测必须纳秒级（不能拖）
• 软关断路径要预先充好电，触发时立即切换（不能有额外延迟）
• 早期 SiC 产品不能直接用 IGBT 驱动 IC，必须用 SiC 专用的（如 Infineon 1EDI、TI UCC21750）

SCWT 时序展开看四个阶段——短路启动、$ISC$ 上升、$Tj$ 跃升、热毁。每段时间在微秒级,DESAT 检测必须在前两阶段内完成关断。

关键要点：如果 DESAT 不在 blanking 结束后立即触发，每延迟 100 ns 就相当于额外 100 J/cm³ 的能量存积，器件越来越接近"不可救"的边界。这就是为什么现代 SiC 驱动 IC 的 DESAT 都是内部集成、硬件纳秒级响应。

1200 V 4H-SiC MOSFET 的短路案例说明，SCWT 不是一条脱离工况独立存在的经验时间，而是由高 $VDS$、高 $ID$、芯片热容和阻断区热点升温共同推动的移动 SOA 边界。真正决定边界的不是器件名字，而是在同一母线和同一驱动下，单位体积功率密度怎样在微秒级堆到最危险的局部；因此芯片面积更小的器件，即使额定耐压相同，也会更早耗尽短路热预算。

当栅极被强驱打开而漏极仍挂在高压低阻抗母线上时，器件会同时承受大 $VDS$ 和大 $ID$，而热量又来不及向周边扩散，所以热点先出现在承担耐压的阻断区，而不是均匀铺满整个芯片。这个近似绝热的过程，才是 SiC 的 SCWT 会比 IGBT 短得多、而且会随偏置和芯片面积变化的更精确物理解释。

要把这条边界算对，不能只拿室温 transfer curve 外推。短路模型里真正敏感的是高温下的跨导 $Kpsat(Tj)$ 与沟道长度调制 $\lambda$：前者决定器件在高温下还能拉出多大短路电流，后者决定高 $VDS$ 下电流会不会继续被漏压顶上去。把这些因素压缩回应用偏置后，短路应力可写成：

这个写法把 SCWT 从一条孤立的经验数，改写成了可比较的 SOA 指标。对这组 1200 V 器件，Type-A 的 $MSC\approx 2.65$，Type-B 的 $MSC\approx 1.85$，说明小芯片器件在同一应力变量下可支配的热预算更少。

• 提高 $VGS$ 会通过 $(VGS-VT{)}^2$ 非线性地缩短 $tfailure$，所以把正压再推高一点换更低 $RDS(on)$，本质上是在用短路裕量付账。
• 提高 $VDS$ 不只是按 $P=VI$ 线性加压，还会通过 $\lambda$ 项继续抬升饱和电流，所以 SCWT 会比直觉估算收缩得更快。
• 芯片面积更小的器件吃亏的不是某一个单独参数，而是热容、功率密度和高场区局部发热同时变差后的综合结果。

如果说前一节解释了短路边界为什么会移动，那么多组实测与仿真波形说明的，是这条边界会怎样在不同偏置角点上具体移动。把不同样本在 $VGS=15/17/19\mathrm{V}$、$VDS=300/400/500\mathrm{V}$ 下的失效散点折算回 $X$ 之后，数据大体都沿着 $tfailure\propto 1/X$ 收拢；这说明短路失效虽然存在器件间离散，但主导量仍是高压下的功率密度与热点升温，而不是某个偶然坏样本。

比单个 SCWT 数字更有工程价值的，是短路全过程里的 $VDS$、$ID$ 和热点 $Tj$ 联动轨迹。实测与电热仿真不仅对得上最终的 $tfailure$，也能同时对上短路期间的电压平台、电流抬升和温升斜率，因此它回答的是器件怎样走向热失控，而不只是最后在第几微秒毁坏。

• 当 $VGS$ 从 15 V 提到 19 V 时，短路初始电流和温升斜率都会明显变陡，说明高正压驱动虽然有利于导通损耗，却会同步压缩保护时间窗。
• 当 $VDS$ 从 300 V 推到 500 V 时，失效窗口会显著收缩，说明低母线电压台架只能拿来校准模型，不能直接代表高压主驱的保护裕量。
• 小面积器件的热点上升更快，差别不只是额定电流更小，而是同样功率更早集中到局部热点。

失效温度散点进一步说明，决定系统设计的不是某个看似醒目的终点数字，而是到达这条温度带之前还剩下多少可用时间。案例里的失效热点大体集中在 $650\hat{\circ }\mathrm{C}\pm 100\hat{\circ }\mathrm{C}$，位置靠近最先承受高场和高功率密度的顶部热节点；但器件在电流垂直上冲、即将彻底毁坏之前，往往已经越过 safe turn-off 边界。因此实验里量到的 $tfailure$ 更接近完全烧毁时刻，而不是系统可以放心花掉的全部反应时间。

因此，DESAT blanking、阈值检测和软关断的总预算，都应该按最坏 $VGS$、最坏 $VDS$ 和最坏寄生参数压在这条移动边界之前，而不能按台架上最好看的那条波形来定。NTC、壳温或平均结温都看不到微秒级热点的真实轨迹；如果短路鲁棒性已经逼近边界，优先该优化的通常不是 MCU 再快几百纳秒，而是本地硬件保护链、器件本体短路电流密度，以及高 $VDS$ 下由 $\lambda$ 带来的电流上翘。

SiC 测试硬件比 Si 严苛——示波器带宽 ≥ 500 MHz、电流探头 di/dt 跟得上、隔离差分探头 CMRR ≥ 100 dB、PCB 测试夹具寄生电感 < 5 nH。这条硬件门槛让 SiC 测试比 Si 测试贵 5-10×。

带宽不足会严重低估 dV/dt 和 $Esw$（100 MHz 探头可导致 4× 误差）。

用 100 MHz 示波器探头测 SiC 关断波形：

• 实际 $VDS$ 上升时间：50 ns
• 测量显示的上升时间：200 ns（探头带宽限制）
• 从测量波形算出的 dV/dt：5 kV/μs
• 实际 dV/dt：20 kV/μs
• $Eoff$ 估算误差：约 4 倍
• 热设计结果：散热片按 1/4 的实际损耗选型 → 系统上电后结温迅速超 200°C → 炸管

这是 SiC 测试的"隐形陷阱"。业内推荐至少 500 MHz 带宽的高压差分探头（如 Tektronix THDP0200、Keysight N2791A）用于 SiC 开关波形测量。

SiC 测试**$VGS$ + $VDS$ + $ID$ 三个波形必须同时采**——它们之间的时序关系决定开关损耗、Cross-talk、SCWT 行为。任一缺失都让分析失效。

• $VGS$：驱动波形，看驱动时序和 Cross-talk 噪声
• $VDS$：关断过冲、开通下降速度
• $ID$：电流上升/下降、桥臂换流过程

三者必须时间对齐到纳秒级——因为 SiC 开关的总时间只有几十纳秒，错位 10 ns 就能让 $Esw$ 的积分结果偏差 20%+。

1 低寄生电感（$Lloop$ < 5 nH）

SiC 高 di/dt 要求模块内部换流回路极短。现代 SiC 模块用叠层母排（Laminated Bus Bar）或嵌入式 DC-link 电容把回路电感从 IGBT 模块的 20～50 nH 压到 2～5 nH。

2 高热导基板

• Al_2O_3（氧化铝 DBC）：便宜，热导 ～24 W/m·K
• AlN（氮化铝 DBC）：贵，热导 ～170 W/m·K
• Si_3N_4（氮化硅 AMB）：最好，热导 ～90 W/m·K + 机械强度最高（低 CTE 失配 → 焊线疲劳寿命长）

高性能 SiC 模块几乎都用 Si_3N_4 AMB，虽然贵但可靠性高。

3 Kelvin 源极引出

几乎所有现代 SiC 模块都有 Kelvin 源极端子。驱动 IC 的参考地接 Kelvin 脚而不是功率源极脚，规避共源电感。

SiC 分立 vs 模块的选择按功率切——< 50A 用 TO-247 等分立、50~200A 用 EconoDual 等中型模块、> 200A 用 6-pak 主驱模块。$Lloop$ 寄生电感与 Kelvin 引脚有无是关键性能差异。

SiC 的危险之处在于，很多关键退化量在器件仍能工作的阶段就已经开始偏移；如果设计只记录 survive / fail，就会错过最早的寿命信号。工程上最值得优先盯住的，不是最后怎么坏，而是最先哪几个参数开始偏。

• $Vth$ 漂移主要由 $Si{O}_2$/SiC 界面陷阱在长期高场单侧偏置下累积。普通 PWM 应用里，正负栅压交替会释放部分陷阱电荷，所以漂移不一定立刻显性；真正更危险的是固态直流断路器、电子保险丝、旁路开关这类长时间保持单一状态的场景，因为它们不能再假设下一次切换会把漂移抵消回来。
• 体二极管正向压降上升说明反向续流过多地落在 PN 体二极管上，BPD 相关退化正在被放大。这里真正要问的不是体二极管能不能导通，而是寿命周期里有多少反向电流被迫走这条路径；同步整流、外并 SiC SBD，或器件内部提供更友好的第三象限电流路径，本质上都是在减少这类退化的占空比。
• 栅极漏泄漏上升往往是大脉冲电流、重复短路或高场脉冲事件后的早期信号。它意味着栅氧缺陷正在累积，因此今天还能扛住一次短路，并不等于以后还能无限次重复同样事件。
• 雪崩后的 $RDS(on)$ 增大最容易被低估，因为它不会立刻把器件打穿，却会把一次过应力变成以后每个工作循环都要支付的持续性热损耗。只要导通电阻抬高，导通损耗就会按 $Irm{s}^2\cdot RDS(on)$ 同比例上升，热设计也必须跟着重算。

同一个器件参数漂移，在不同工况下的危险程度完全不同。SiC 的可靠性问题通常不是由某一个孤立应力决定，而是由高场驻留、第三象限续流、重复大脉冲和高速边沿这几类工况把局部退化连续放大。

长时间单侧栅偏会把 $Vth$ 漂移从实验室细节变成寿命预算问题；重续流工况会把体二极管退化从材料层问题放大成整机热问题；重复短路、限流开关或大脉冲应用则会优先消耗栅氧寿命，而不是只考验一次波形能否通过。对预期会发生雪崩的再生制动、长线束感性回路或断路场景，设计口径也不能停在单次 $EAS$，而要把重复事件次数、$RDS(on)$ 漂移和结温上升当成同一条寿命链。

这也是为什么第三象限工作、短路存活和雪崩承受能力都不能只按静态曲线或单次试验来判断。对 SiC 来说，真正区分能工作和能长期工作的，往往不是首件性能，而是最坏驻留时间、最坏续流占空比和重复应力次数在寿命末期的叠加结果。

SiC 的高频收益来自更快的开关边沿，但同一件事也会把寄生网络和保护链一并推到更紧的边界上。边沿更快时，栅电容充放电和负载换流都会产生更高的 $di/dt$ 与 $dV/dt$，结果不是只多一点 EMI，而是把控制噪声、采样抖动、误触发、过冲和振铃同时放大。

Ringing 和 overshoot 的本质，是高速瞬态把能量灌进寄生电感与寄生电容形成谐振；最危险的地方不在平均值，而在峰值是否越过器件额定值。因此，SiC 的系统优化优先级通常应是先压低寄生参数，再决定是否限速，最后才用 snubber 消化已经生成的瞬态能量。单纯加大栅阻虽然能止血，但代价是直接用开关损耗去买稳定性。

短路保护也必须放回这条时间常数里理解。SiC MOSFET 在开通后的很短时间内就可能把短路电流拉到额定值的数倍以上，所以设计关键不是能否检测到短路，而是 detect -> react 这条链能否压进约 2-5 μs 的窗口。V_{DS(SAT)} / DESAT、blanking、本地比较器和 soft turn-off 之所以重要，并不是因为原理新，而是因为 SiC 把允许反应的时间压缩得更短。

封装因此也不再是后处理问题。更短的互连、更低的回路电感、更稳定的高温封装材料和更紧凑的电流路径，本质上都是在防止封装本身先把 SiC 的高 di/dt 变成过冲、附加损耗或热机械应力。也正因为如此，SiC 能否把频率真正拉高，从来不是器件一项能力，而是器件、驱动、布局、封装与 EMC 是否同时收敛的系统能力。

既然 SiC 的很多失效会先表现为参数漂移，那么可靠性闭环就不该只盯住终局失效，而应该优先围着这些先漂的量做筛选和监测。Burn-in 的价值不在于把产品提前用旧一次，而在于用接近真实工作条件的应力把婴儿期失效主动筛出来，再根据关键参数是否偏出 acceptance window 决定是否放行。

更重要的是，burn-in 如果总能稳定筛出某一类漂移，就说明设计或制造链上原本存在系统性薄弱点；它不应被当成纯制造问题消化，而应反过来推动器件选型、装配、绝缘、散热或工艺窗口的修正。对 SiC 来说，这一步尤其关键，因为更高结温能力、更快边沿和更低寄生容错，会让 Si 时代还能藏住的离散性更早暴露。

在役监测也不需要什么都测，而是要沿着最短的退化因果链选 2-4 个最有代表性的量。通常可优先考虑以下几类：

• 栅氧健康：栅驱电压基线、$Vth$ 漂移、栅极漏泄漏电流。
• 导通与热路径健康：导通态 $VDS$、整机效率、同负载下的温升。
• 续流与封装健康：体二极管正向压降、波形不对称、电流分布异常或并联系统的均流恶化。

当这些观测量被放到同一张寿命预算表里时，SiC 的可靠性设计才算真正闭环：不是等器件坏了再解释原因，而是在器件、驱动、封装、制造筛选和运行监测之间，提前看见哪条链正在消耗寿命，并在它演化成现场故障前就把它截住。

SiC 选型按工作电压 + 频率二维——600V/30kHz 是 SiC 入场门槛,高于此 SiC 优势,低于此 Si 仍便宜。下图把 SiC 适用区圈出来。

SiC 在5 个特定应用场景压倒性胜出——共同特点是高压 + 高频 + 高效率要求。这些场景里 SiC 不只是"更优",而是"无替代"。

• > 600 V 且 > 30 kHz：硅 MOSFET 太损耗，IGBT 太慢
• 效率即金钱：太阳能逆变器、EV 主驱（每 1% 效率 = 续航 1% / 电池少 1%）
• 小型化要求高：滤波电感的体积 ∝ 1/$fsw$，SiC 的高频让变换器体积可减小 50%+
• 高温环境：SiC 200°C+ 结温能力在航空、井下、陆上高温应用里不可替代
• 软开关变换器的硬开关段：LLC 在轻载时会失去软开关，这段用 SiC 可以避免炸管

SiC 也有几个不适合用的场景——低压(< 200V)、低频(< 5kHz)、超大功率(> 1700V 仍 IGBT)、成本敏感的入门级。识别这些场景很重要——避免"为了用 SiC 而用 SiC"。

• < 200 V 低压：硅 Trench 更便宜、$RDS(on)$ 更低
• 成本极度敏感 + 低功率：家电 PFC 用 Si SJ 就够
• 软开关为主（LLC、谐振 Flyback）：SiC 的开关损耗优势被软开关抵消，只剩 $Qrr$ 好处
• > 10 MHz 超高频：GaN 做得比 SiC 好
• 对 EMI 极其敏感且不想上三段式驱动：SiC 的高 dV/dt 引入的 EMI 很难过 CISPR Class B

真正有用的不是“SiC 可以被更高栅压驱动”，而是不同栅压区间对应不同的热行为和寿命含义。对这代 trench CoolSiC，+15 V 是低导通损耗与栅氧寿命之间的长期平衡点，不是“先沿用 IGBT 习惯”的随手取值；继续抬高正栅压当然还能再压低 $RDS(on)$，但 oxide 应力和老化速度也会同步上升。

更关键的分界线其实在 13 V 左右。高于这个区间时，器件进入对并联更友好的正温度系数区，温度升高会让漏极电流下降；低于这个区间时，沟道效应重新占上风，热态电流反而上升，因此不应把 SiC 长期放在“勉强导通”的低栅压区运行。与此对应，应用笔记给出的关断漏电仍维持在很低水平，$VGS(th)$ 在高温高压下也没有塌到失去意义，这说明 die 侧确实给了更大的误开通余量；但这只能说明器件 margin 变大，不能推出半桥应用可以放弃负压关断、Miller 抑制和 栅极驱动 页里的完整噪声预算。

高 $VDS$ 下输出特性斜率变缓也不是测试噪声，而是深 p+ 区形成的内建 JFET 在高场下重新夹窄电流通道。这个细节的工程意义很直接：它一边解释了高压区的导通非线性，一边又在短路前沿帮助限制饱和电流，所以 trench SiC 能把低 $RDS(on)$、较好的并联均流和一定的短路鲁棒性同时保住，并不是免费午餐，而是结构取舍的结果。

如果只把第三象限理解成“body diode 能否导电”，就会把 SiC 读得过于简单。对 trench CoolSiC 来说，小信号电容设计、续流路径和 dead time 预算其实是一条链：它们一起决定桥臂是在用沟道高效换流，还是被迫长时间压在本征体二极管上。

这代器件的 body diode 在 20 A 附近仍会表现出较高的正向压降，而且随温度升高呈负温度系数。这意味着它适合作为短 dead time 下的换流缓冲，却不适合作为长时间 freewheel 的常态通道；否则导通损耗和 BPD 相关退化都会被同时放大。更合理的做法是把死区压到 100 ns 到几百 ns 量级，并尽快进入同步整流，让电流回到沟道而不是继续走 PN 体二极管。

同一条链的另一端是 Miller 注入。应用笔记里较低的 $Crss/Cgs$ 不是独立卖点，而是为了降低半桥 dV/dt 通过 $Cgd$ 注入的误开通电流；但它也提醒我们，CoolSiC 的 gate-charge 曲线不是传统教材里的平坦 Miller 平台，而是一段持续上升的 ramp。因此 $QGD$、驱动峰值电流和外部 R_G 的判断，都必须和真实 $VDS$` 下落波形一起读，而不能继续沿用“平台越长、损耗越大”的平面 MOSFET 直觉。

Kelvin 源极的价值，不是笼统地说“封装更先进”，而是它把驱动参考点从大电流功率回路里剥离出去，让 die 侧的低栅荷和低 $Crss$ 真正能在板级兑现出来。在 175°C 双脉冲、R_G=2 Ω、$VGS=+15/-5V$ 这类更接近真实硬开关的条件下，同一颗 die 放进 TO-247 4pin 后，$Eon$ 相对 TO-247 3pin 可下降约 40%，$Eoff$ 也还能再降约 10%；而且电流越高，这种收益越明显，因为共源电感对有效 $VGS$ 的污染被更彻底地切掉了。

但同一件事也会在故障工况里反过来咬人。短路瞬间，TO-247 4pin 去掉了那条由共享源极寄生电感带来的被动负反馈，因此电流上升更快、峰值更高。Kelvin source 不是白拿的性能升级，而是把更多责任转移给 DESAT、blanking、soft turn-off、局部去耦和通道匹配。若没有每颗管子独立的栅阻、本地储能电容和紧凑回流路径，很多 trench SiC 的理论优势会直接在 PCB 上被寄生参数吃掉，这一点与 SiC MOSFET 并联设计 页里的判断是一致的。

这份应用笔记最有说服力的地方，是它把 1200 V CoolSiC 与同等级 Si IGBT 放在同一双脉冲平台上比较，而不是拼接不同文档里的曲线。在统一的 800 V DC、相近 gate rail 和同类续流条件下，CoolSiC 的优势主要来自两条链：一条是多数载流子器件没有 IGBT 那种热态尾电流放大，另一条是其导通特性在部分负载区更早表现成近似电阻型而不是固定膝点压降。

因此真正该记住的不是“SiC 更快”，而是热态关断和部分负载才是它最稳定的收益区。文中给出的量级是：室温下 CoolSiC 的 $Eoff$ 约为同条件 IGBT 的五分之一，到 175°C 时差距还能进一步拉大到约十分之一；$Eon$ 也仍低约 25% 到 50%。导通侧在额定大电流点未必永远拉开巨大差距，但在系统更常见的部分负载区，CoolSiC 的正向压降优势会更早兑现，所以主驱、OBC 和高压 PFC 这类长期运行在额定以下的场景，不能只用满载单点数据来估计 SiC 的价值。

这类应用笔记最容易被误用的地方，是把参数名当成脱离测试历史的绝对常数。事实上，文中的 $RDS(on)$、$VGS(th)$、$Crss$、$QGD$、$Eon$ 和 $Eoff$ 都被同一套偏置点、热状态和测试回路绑在一起：连续电流额定值本质上受壳温、结壳热阻和热态导通电阻共同约束；阈值电压对前置栅偏历史存在记忆效应；电容、电荷和开关能量也只有在母线电压、外部续流路径、环路寄生和 gate rail 对齐时才可横向比较。

因此，这份 2018 年 Revision 1.1 文档最适合拿来做三件事：支撑 trench CoolSiC 的结构判断，校正 driver rail 与 R_G 的读取方法，以及指导双脉冲和短路台架的观测重点。它不适合单独承担两类结论：一类是把早期 trench 产品的结果直接外推为后续代际器件的唯一口径，另一类是把非 AEC-Q100/Q101 声明的分立样品文档直接当成车规资格证据。换句话说，这份材料最有价值的地方，是把器件物理、驱动窗口和测量口径放进了同一语境；它的边界，则是不能替代更新 datasheet、汽车级文档和正式可靠性资格文件。