EMI 滤波器设计 — CM / DM 滤波 + π-CLC 拓扑

驱动与保护L3别名 EMI filter · 共模扼流圈 · 差模滤波 · X capacitor · Y capacitor · π-CLC filter · 共模差模 · 更新 2026-07-09

本质与导读

本质 EMI 滤波器是插在功率回路与电网/蓄电池之间的频域防火墙:DM 噪声走 L-N 之间、CM 噪声走 L+N 对地,传播路径完全不同,必须用各自专属元件(DM 用 X 电容+差模电感,CM 用 Y 电容+共模扼流圈)分别压制,混为一谈必过不了 CISPR 25。SiC/GaN 时代 dV/dt 提高 10×,设计重心已从 DM 移到最难压的 CM。

主线坐标:横轨 · EMC / 隔离(跨站) · ↑ 全景主线

1. CM 与 DM 噪声的本质区别

EMI 噪声按"传播路径"分两类——CM 与 DM 的物理机制完全不同,所以必须用不同元件抑制。

CM 与 DM 噪声两条独立路径

1.1 差模 DM(Differential Mode)

DM 噪声在 L 和 N 之间循环——本质是开关电流谐波,与负载共享同一电流路径。SiC 100 kHz 开关 + 谐波最强能量在 100 kHz - 30 MHz。

维度	内容
路径	L → 负载 → N(回流)
测量	line-to-neutral voltage
频率	主要 100 kHz - 30 MHz(基波 + 低次谐波)
抑制元件	差模电感 + X 电容

1.2 共模 CM(Common Mode)

CM 噪声在 L+N 一起对地循环——本质是 SiC dV/dt 通过寄生电容( $C y$ )到底盘 / PE,再经接地系统返回。频率高、幅度大、最难压。

维度	内容
路径	L+N → 寄生 Cy → 底盘 / PE → 大地 → 源
测量	(L+N)/2 to PE voltage
频率	主要 30 MHz - 200 MHz(高次谐波 + dV/dt 边沿)
抑制元件	共模扼流圈 + Y 电容

1.3 SiC / GaN 时代 CM 占主导

dV/dt 提高 10× 直接让 CM 噪声变 10 倍——下面这条对比说明为什么 SiC 项目 EMI 滤波器设计重心从 DM 移到 CM。

SiC / GaN 时代 CM 噪声占主导

时代	典型 dV/dt	主导噪声	设计重心
IGBT (90s-2010s)	5-10 V/ns	DM 主导	差模电感 + X 电容
SiC / GaN (2020s+)	50-200 V/ns	CM 主导	共模扼流圈 + Y 电容 + 多级

CISPR 25 标准的 30-108 MHz 段(车载 FM 频段保护)是 SiC 项目最难过的频段——CM 噪声直接落在这。

2. 4 类核心元件

EMI 滤波器靠 4 类元件组合——分别处理 CM 和 DM,缺一不可。

EMI 滤波器 4 类核心元件

2.1 差模电感(DM Inductor)

DM 电感串联在 L 或 N 上,阻止差模噪声电流通过。通常用粉芯材料(铁硅铝、KoolMu)。

参数	典型值(主驱)
电感量	10-100 μH
饱和电流	> 200 A peak
磁芯	粉芯(无气隙)或铁氧体 + 气隙
直流压降	< 0.5 V @ rated current

2.2 共模扼流圈(Common-Mode Choke,CMC)

CMC 是 L 和 N 共绕同一磁芯——差模电流互相抵消(净磁通 = 0,无感量),共模电流叠加(高感量,阻挡 CM)。是 EMI 滤波的核心元件。

参数	典型值
共模电感	1-10 mH @ 10 kHz
额定电流	取决于功率级
磁芯	纳米晶 / 非晶 / 铁氧体(频率不同)
漏感(实际差模电感)	1-3% of CM 感量,约 10-100 μH
频率范围	决定于磁芯材料

CMC 选型详见 §4。

2.3 X 电容(L-N)

X 电容跨接在 L 和 N 之间——直接吸收差模噪声,容量越大压制越多但电网功率因数会变差。

参数	典型值
容量	0.1-2 μF
耐压	X1 / X2 / X3 等级,典型 X2 = 275 V AC
失效模式	必须 fail-open(防火),X 等级专用
代表器件	Vishay BFC2 / EPCOS B32921

失效模式重要:X 电容跨在电源,必须 X 等级安规电容(失效后开路,不会着火)。普通 MLCC 不能用(失效短路 → L-N 直接短路 → 起火)。

2.4 Y 电容(L-PE / N-PE)

Y 电容跨接在 L 或 N 与 PE(接地)之间——抑制共模噪声从相线到地的通路。

参数	典型值
容量	1-10 nF(受漏电流限制)
耐压	Y1 / Y2 等级,典型 Y2 = 250 V AC + 5 kV impulse
失效模式	必须 fail-open,绝对不能短路(否则触电)
漏电流上限	IEC 60335:< 3.5 mA total(设备级)

漏电流约束是 Y 电容容量上限的硬约束:漏电流 = $I l e ak = V \cdot 2 π f \cdot C y$ 。

例:230V AC 50Hz, $C y = 10$ nF → $I l e ak = 230 \cdot 2 π \cdot 50 \cdot 1 0^{- 8} = 0.72$ mA per cap。4 颗以上的 Y 电容累积接近 3.5 mA 上限。

3. π-CLC 拓扑

π-CLC 是单级 EMI 滤波的标准拓扑——靠"X 电容 → 共模扼流圈 + 差模电感 → X 电容"形成 π 结构,Y 电容跨接对地。

π-CLC 拓扑

3.1 CM / DM 分别看 π-CLC

π-CLC 在 CM 和 DM 视角下是两个不同的滤波器——这种"复用拓扑"是 EMI 滤波器节省体积的关键。

视角	等效电路	截止频率
DM 视角	C(X)-L(DM)-C(X) π,Y 电容共因抵消	$f c = \frac{1}{2 π L D M C X}$
CM 视角	2× C(Y)-L(CM)-2× C(Y),X 电容不起作用	$f c = \frac{1}{2 π L C M \cdot 2 C Y}$

每倍频程衰减 40 dB(LC 二阶滤波)。

3.2 单级 π-CLC 衰减能力

例: $L D M = 30$ μH, $C X = 1$ μF → DM $f c = 30$ kHz $L C M = 5$ mH, $C Y = 4.7$ nF × 2 → CM $f c = 23$ kHz

1 MHz 处衰减:DM ≈ 60 dB,CM ≈ 64 dB。 100 MHz 处衰减:理论 100 dB+,实际由 ESL / 寄生限到 30-50 dB。

单级在 30-100 MHz 实际衰减不够——需要多级级联。

4. CMC 选型 4 步

共模扼流圈选型走 4 步——每步对应一个关键参数,选错会让整个 EMI 滤波失效。

CMC 选型 4 步

4.1 第 1 步:CM 电感量

CM 电感量由目标 CM 截止频率反推——典型 OBC 目标 CM $f c$ < 30 kHz, $L C M$ ≈ 5-10 mH。

4.2 第 2 步:额定电流(防饱和)

DC 电流通过 CMC 不应导致饱和——理论上 CM 电流 = 0(L 与 N 互相抵消),但实际负载不平衡 + 漏感 + 浪涌都会让磁芯接近饱和。

工况	额定电流要求
单相 OBC 16 A	CMC 25 A 额定(50% 裕量)
三相 OBC 32 A / phase	CMC 50 A 额定
主驱 200 kW	CMC 不直接处理主电流(滤在前端)

4.3 第 3 步:工作频带

CMC 的有效工作频率取决于磁芯材料——选错材料会让目标频带的衰减归零。

磁芯材料	有效频带	用途
铁氧体(NiZn)	1 - 100 MHz	高频 EMI(SiC / GaN 必备)
铁氧体(MnZn)	10 kHz - 1 MHz	低频(50/60 Hz 谐波)
纳米晶	1 kHz - 1 MHz	高 μ,大功率主滤波
非晶	1 - 100 kHz	工业

典型 SiC 主驱配置:两级 CMC,第一级用纳米晶(低频)+ 第二级用 NiZn 铁氧体(高频)。

4.4 第 4 步:漏感

CMC 的漏感(leakage inductance)实际作差模电感——通常 1-3% 共模电感。

利用漏感可以省一颗独立 DM 电感: $L l e ak$ = 2-3% × 5 mH = 100-150 μH,已经够 DM 滤波。

5. 多级级联

单级 EMI 滤波在 30-100 MHz 衰减不够——SiC 时代必须多级级联。

EMI 滤波器多级级联

5.1 OBC 典型 3 级配置

下面是 11 kW 三相 OBC 的典型 EMI 滤波器配置(参考 Würth / TDK reference design):

级	磁性件配置	电容配置	截止频率
Stage 1(主滤)	CMC: 5 mH 纳米晶,50A；DM: 100 μH(独立或 leakage)	X: 2.2 μF X2；Y: 10 nF Y2 × 4	5-10 kHz
Stage 2(中频)	CMC: 1 mH NiZn,50A；DM: 30 μH	X: 0.47 μF X2；Y: 4.7 nF Y2 × 2	30-50 kHz
Stage 3(高频)	CMC: ferrite bead 0.5 mH；DM: -	X: 0.1 μF X2；Y: 1 nF Y2 × 2	200-500 kHz

总衰减目标:

150 kHz - 30 MHz: > 60 dB(CISPR 25 / class 5)
30 - 108 MHz: > 50 dB(CISPR 25 FM 频段)

5.2 级间布局

级间必须物理分离——级间走线短 + 级间地隔离 + 屏蔽板,否则级间寄生耦合让多级变单级。

实践	效果
级间用屏蔽板	减少级间空间耦合
级间地走 star point	避免级间地共阻抗
Y 电容直接接金属外壳	缩短共模回流路径
级间走线 ≤ 3 cm	减少寄生互感

6. Y 电容漏电流上限

Y 电容总容量受漏电流上限约束——这是安规硬约束,设计时必须算。

6.1 漏电流公式

漏电流与 Y 电容总容量成正比——电压频率给定后,Y 电容总和直接决定漏电流幅度,这就是 Y 电容上限的物理来源。

I l e ak = V r m s \cdot 2 π f \cdot \sum C y

6.2 漏电流上限(各国 / 各应用)

漏电流上限按应用领域分档——家电 / IT 设备 3.5 mA,车载 OBC 5 mA,EV 充电桩 30 mA。设计目标 = 应用对应上限的 70%。

应用 / 标准	上限
IEC 60335(家用电器)	3.5 mA total
IEC 60950 / 62368(IT 设备)	3.5 mA total
车载 OBC(UN R10 / R100)	< 5 mA(部分场景)
EV 充电桩	< 30 mA(漏电断路器触发阈)

6.3 实际取值

230 V AC 50Hz 下,3.5 mA 上限 → $\sum C y$ ≤ 48 nF。

实际配置:4 颗 4.7 nF + 2 颗 1 nF + 2 颗 10 nF(分布到多级)≈ 44 nF,刚好不超。

7. EMI 滤波器布局

布局决定 30-100 MHz 段实际衰减——80% 的 EMI 失败原因不在元件而在布局。

7.1 关键布局规则

布局6 条规则覆盖 30-100 MHz 实际衰减的 80%——按物理隔离 + 屏蔽 + 接地分层组织。

规则	后果
输入 / 输出严格分离	输入侧噪声不耦合到输出侧(否则等效短路滤波器)
金属屏蔽外壳	提供共模回流路径
Y 电容紧贴外壳螺钉	缩短共模阻抗
磁元件远离敏感信号	漏磁不耦合到 PWM / sense
Y 电容用 chassis ground(不是 signal ground)	共模电流不进信号回路
输入 / 输出走线不交叉	跨越是耦合主因

7.2 Common 错误布局

下面 4 条错误调试时反复出现——尤其是新人项目,识别这 4 条就避免 50%+ EMC 测试 fail。

错误	表现
输入输出共用一个连接器	完全短路滤波器
Y 电容接 signal ground	把噪声引入信号回路
共模扼流圈靠近开关器件	漏磁耦合,反而增噪声
滤波器 PCB 没接外壳	共模无回流路径

8. 5 个 EMI 滤波器反模式

EMI 滤波器最常踩的 5 个反模式——这 5 个是中国工程师 EMC 测试 fail 的主要原因。

反模式	表现	修法
CM / DM 不分	用一颗大 X 电容压所有噪声,30-100 MHz 段全 fail	必区分 CM / DM,各自专属元件
单级凑数	一个 CMC + X + Y 想覆盖 100 dB,30 MHz 以上不够	多级级联(2-3 级)
Y 电容超限	大量 Y 电容追求衰减,漏电流超 3.5 mA	算漏电流上限,分级减小
接地不规范	Y 电容接 signal ground,噪声进信号回路	严格 chassis / PE / signal 分地
布局忽略	输入输出共连接器 / 走线交叉	物理分离 + 屏蔽 + 紧贴外壳

8.1 CM/DM 不分的隐蔽危险

最常见的反模式:工程师把所有 EMI 当差模处理,用大 X 电容 + 差模电感凑。结果在 CISPR 25 30-108 MHz FM 段 fail——这段是 CM 噪声主导,X 电容 + 差模电感对 CM 完全无效。修法:必装共模扼流圈 + Y 电容,且按 SiC dV/dt 选高频材料(NiZn)。

8.2 Y 电容超限的隐蔽危险

工程师追求衰减 dB 数加多 Y 电容,但漏电流超 3.5 mA 直接安规 fail——产品根本不能上市。修法:在 EMI 设计阶段就把漏电流公式列入 spec sheet, $\sum C y$ 是严格上限而非"目标值"。

核心要点

EMI 噪声按传播路径分两类:DM(L↔N,与负载共路径) vs CM(L+N→PE→大地)—— 处理方式完全不同
SiC / GaN 时代 CM 占主导:dV/dt 提高 10× 让 30-100 MHz 段 CM 噪声成为最难压频段
4 类核心元件:差模电感 + 共模扼流圈 + X 电容(L-N) + Y 电容(L/N-PE),功能不可替代
π-CLC 拓扑在 DM 和 CM 视角下分别等效不同滤波器——X 电容只滤 DM,Y 电容只滤 CM
CMC 选型 4 步:CM 电感量 → 额定电流(防饱和) → 工作频带(磁芯材料) → 漏感(可省 DM 电感)
CISPR 25 30-108 MHz 是最难过的频段(车载 FM 保护),SiC 项目必走 2-3 级级联
Y 电容总容量上限由漏电流约束:230V AC 50Hz 下 ≤ 48 nF,IEC 60335 3.5 mA 上限
布局是 30-100 MHz 段实际衰减的 80% 决定因素:输入输出分离 + 屏蔽 + Y 电容紧贴外壳 + chassis ground
5 反模式戒除:CM/DM 不分 / 单级凑数 / Y 电容超限 / 接地不规范 / 布局忽略

9. 单相 3.3 kW OBC — EMI 滤波器端到端 Worked Design

以单相 230 V / 50 Hz、3.3 kW OBC（SiC 100 kHz 桥，Renault Zoe 同类规格）为例，从约束反推到器件选型走一遍完整设计流程。

系统规格

参数	值
输入	230 V L-N，50 Hz，Iin_rms = 15 A，PF = 0.99
输出	高压 DC，Pout = 3.3 kW，η = 96%
开关频率	fsw = 100 kHz，dV/dt = 50 V/ns（SiC）
EMC 目标	CISPR 25 Class 5 FM 段 Peak ≤ 38 dBμV + 10 dB 余量

Step 1 — 漏电流预算（安规硬约束，优先算）

IEC 60335 上限 3.5 mA，设计目标 70% = 2.45 mA：

\sum C y_{ma x} = \frac{I l e a k _{t a r g e t}}{V r m s \cdot 2 π f} = \frac{2.45 \times 1 0 ^{- 3}}{230 \times 2 π \times 50} = 33.9 nF

分配：Stage-1 Cy1 = 2 × 4.7 nF = 9.4 nF；Stage-2 Cy2 = 2 × 4.7 nF = 9.4 nF；ΣCy = 18.8 nF < 33.9 nF，余量 1.8×。

Step 2 — Stage-1 CM 滤波器（主滤，纳米晶 CMC）

选 Würth Elektronik WE-CMB 744 22x 系列纳米晶 CMC（Irated = 20 A）。Cy1 为单颗 Y2 电容值，每级两颗（L→PE 和 N→PE），串入 CM 等效电路后总量 = 2 × Cy1：

L C M_{1} = 5 mH, C y_{1} = 4.7 nF (Y2 each, Murata GA3J; 2 pcs/stage)

f c_{C M 1} = \frac{1}{2 π L C M _{1} \cdot 2 C y _{1}} = \frac{1}{2 π 5 \times 1 0 ^{- 3} \times 9.4 \times 1 0 ^{- 9}} = \frac{1}{2 π \times 6.86 \times 1 0 ^{- 6}} = 23.2 kHz

CMC 漏感约 2% × LCM1 = 100 μH，直接作 DM 电感，省一颗独立 DM 电感。

Step 3 — Stage-1 DM 滤波器（复用 CMC 漏感）

L D M_{1} = L l e ak = 100 μ H, C x_{1} = 2 \times 0.47 μ F X2 (Vishay BFC2, 275 V AC)

f c_{D M 1} = \frac{1}{2 π L D M _{1} \cdot C x _{1}} = \frac{1}{2 π 100 \times 1 0 ^{- 6} \times 0.47 \times 1 0 ^{- 6}} = \frac{1}{2 π \times 6.86 \times 1 0 ^{- 6}} = 23.2 kHz

100 kHz 处 DM 衰减 ≈ 40 × log10(100 kHz / 23.2 kHz) = 40 × 0.634 = 25.4 dB。

Step 4 — Stage-2 CM 滤波器（HF 补充，NiZn 铁氧体 CMC）

单级在 30 MHz 以上受 X2 电容 ESL 限制衰减不足，Stage-2 换高频材料：

L C M_{2} = 1 mH (WE-CMB NiZn 铁氧体, 20 A), C y_{2} = 2 \times 4.7 nF Y2

f c_{C M 2} = \frac{1}{2 π L C M _{2} \cdot 2 C y _{2}} = \frac{1}{2 π 1 0 ^{- 3} \times 9.4 \times 1 0 ^{- 9}} = \frac{1}{2 π \times 3.07 \times 1 0 ^{- 6}} = 51.9 kHz

Stage-2 DM（CMC2 漏感 2% × 1 mH = 20 μH，Cx2 = 2 × 0.1 μF X2）：

f c_{D M 2} = \frac{1}{2 π 20 \times 1 0 ^{- 6} \times 0.1 \times 1 0 ^{- 6}} = \frac{1}{2 π \times 1.41 \times 1 0 ^{- 6}} = 112.8 kHz

Step 5 — 漏电流最终核算

ΣCy = 9.4 + 9.4 = 18.8 nF，额定电压 230 V：

I l e ak = 230 \times 2 π \times 50 \times 18.8 \times 1 0^{- 9} = 230 \times 5.906 \times 1 0^{- 6} = 1.36 mA

余量 = 3.5 / 1.36 = 2.57×。宽压角 265 V：Ileak = 1.36 × (265/230) = 1.57 mA，仍 < 3.5 mA ✓。

汇总 BOM

元件	规格	器件系列
Stage-1 CMC（LCM1）	5 mH，20 A，纳米晶	Würth WE-CMB 744 22x
Stage-2 CMC（LCM2）	1 mH，20 A，NiZn 铁氧体	Würth WE-CMB 744 22x
Cx1	2 × 0.47 μF X2，275 V AC	Vishay BFC2
Cx2	2 × 0.1 μF X2，275 V AC	Vishay BFC2
Cy1	2 × 4.7 nF Y2，250 V AC	Murata GA3J
Cy2	2 × 4.7 nF Y2，250 V AC	Murata GA3J
DM 独立电感	无（CMC 漏感复用）	—

设计结论：双级 CM + DM 组合，CISPR 25 FM 段理论衰减 > 70 dB；Y 电容漏电流 1.36 mA，IEC 60335 余量 2.57×；无独立 DM 电感，节省磁性元件。

10. 7 个 Gotcha

G1 — CMC 额定电流选型欺骗（涌流饱和）

CMC 理论 CM 电流 = 0（L 与 N 互消），导致工程师直接按线路额定电流选 CMC，忽略涌流分量。实际 OBC 上电涌流可达额定 5×（充电桩接入瞬间 Cdc 需要充电），CMC 瞬间饱和，CM 电感从 5 mH 跌到几十 μH，EMC 瞬间 fail。修法：CMC 额定电流 = Iin_rms × 1.5 × 涌流倍率（短时 < 200 ms 可查 I²t 曲线）；选型报告必须包含涌流场景分析。

G2 — Y 电容超限导致安规 fail

为追求衰减 dB 数无节制增加 Y 电容，漏电流超 IEC 60335 的 3.5 mA，安规认证直接 fail，产品不能上市。根源是把漏电流当 EMC 指标看，实际是安规硬约束，比 EMC fail 更致命（EMC 可调试重过，安规 fail = 重设计）。修法：设计早期把 ΣCy_max 写进 Spec Sheet，任何人新加 Y 电容必须先算漏电流后填 BOM。

G3 — 输入/输出共连接器短路滤波器

EMI 滤波器输入（噪声侧）和输出（干净侧）连接器相邻、无屏蔽隔离：高频噪声通过连接器间空间直接耦合到输出侧，完全绕过滤波器，加多少元件都无效。调试现象：元件好、fc 正确、但 EMC 测试曲线毫无改善。修法：输入/输出连接器物理分到板对角，中间加金属屏蔽板接机壳（非信号地）。

G4 — Y 电容接信号地污染采样

Y 电容接到数字地或模拟参考地，把共模高频噪声引入信号回路，表现为 ADC 读值抖动、CAN/LIN CRC 错误、PWM 时序干扰。根因是把 EMI 回流路径与信号参考混在一起。修法：Y 电容接金属机壳 chassis PE 点，信号地与 chassis 仅在一点 star-point 相连，共模电流不进信号回路。

G5 — MnZn 铁氧体用作高频 CMC（材料选错）

Stage-2 CMC 错选 MnZn 铁氧体——MnZn 有效频率到约 1 MHz，在 30–100 MHz 磁导率已降到 10 以下，CM 电感形同虚设，30-108 MHz FM 段 CISPR 25 直接 fail。表现：Stage-1 CM 衰减曲线看起来达标，Stage-2 加进去 100 MHz 以上毫无改善。修法：高频补充级 CMC 必须 NiZn 铁氧体（有效到 100 MHz），低频主滤波用纳米晶。

G6 — X 电容安规等级错用（fail-short 风险）

用普通 X7R MLCC 代替安规 X2 电容跨接 L-N，MLCC 失效模式是短路，导致 L-N 直接短路 → 供电断路器跳闸或起火。安规认证要求 X 电容单次失效后必须开路（fail-open），X2/X1 等级电容设计保证此行为。修法：L-N 跨接电容只用安规认证 X2/X1 等级（Vishay BFC2 / TDK EPCOS / KEMET）；严禁用 MLCC 替代。

G7 — CX/CY 自谐振打翻高频衰减

X2 引线电容 ESL 约 3–10 nH，在几十 MHz 与容值产生自谐振（0.47 μF + 5 nH → fres ≈ 3.3 MHz）；谐振点之后阻抗反弹变感性，衰减能力在高频段骤跌 20–40 dB，CISPR 25 FM 段 fail。修法：Stage-2 X 电容选安规认证低-ESL 陶瓷 X2 电容（ESL ≈ 0.5–1 nH，fres > 30 MHz），走线 < 5 mm；Stage-1 X2 引线电容旁并联**安规认证陶瓷 X2 电容（100 nF）**延伸有效频段。跨 L-N 电容一律须安规认证，严禁普通 MLCC（见 G6）。

11. 3 个 Corner

C1 — 宽输入电压角（85–265 V AC）

宽压设计必须在 Vinmax = 265 V 下核漏电流（最严格安规场景）：

I l e a k_{265 V} = 265 \times 2 π \times 50 \times 18.8 \times 1 0^{- 9} = 1.57 mA < 3.5 mA ✓

余量收窄至 3.5/1.57 = 2.23×（相比 230 V 的 2.57×，减少约 0.34×）。低压端（85 V AC）漏电流很小，但 CM 压制效果下降（CY 等效阻抗在低输入电压下 CM 噪声 dB 绝对值更难超 FM 限值）。设计规则：漏电流核算用 Vinmax，EMC 调试在 Vinmin 下做 FM 辐射核。

C2 — 高温 125°C 磁芯退化角

纳米晶 CMC 磁导率在 125°C 较 25°C 下降约 20–30%（Curie 温度虽约 570°C，但磁导率有 dμ/dT 温度系数）：LCM1 从 5 mH 降到约 3.5–4.0 mH，CM fc1 从 23.2 kHz 升至约 28–31 kHz，CM 衰减曲线整体右移，高温角 FM 段余量收窄约 3–5 dB。设计目标：Tmax = 125°C 下 FM 段留 ≥ 10 dB 余量，意味着常温 nominal 需至少 15 dB 余量；EMC 型式测试含 125°C 高温条件。

C3 — 换 GaN 开关器件（dV/dt 100 V/ns）

从 SiC（dV/dt = 50 V/ns）换 GaN（dV/dt = 100 V/ns）后，CM 噪声电流 ICM = Cy_stray × dV/dt 增大 2×（+6 dB），同时高次谐波频谱扩展到 400–600 kHz；原 Stage-2 CMC（NiZn，有效到 100 MHz）开始力不从心，X2 引线电容自谐振点也提前暴露。需要三步应对：① Stage-2 CMC 换宽频 NiZn（选 60–200 MHz 有效型号）；② 将 Cy1 增到 6.8 nF（重核：230 × 2π × 50 × (6.8+6.8+4.7+4.7) nF = 1.66 mA < 3.5 mA ✓）；③ Stage-2 全部 X/Y 换安规认证低-ESL 陶瓷电容（认证 X2 / Y2，ESL ≤ 0.5 nH），提升 30–108 MHz 实际衰减（跨 L-N / L-PE 一律安规认证，严禁普通 MLCC，见 G6）。GaN 项目设计时应在 Stage-3 预留 PCB 位，以备调试时补加。

Engineering Objects

引用此页的结构化 Engineeri…

引用此页的结构化 Engineering Object(v2.0 Copilot 自动生成,不要手动编辑此段)。

component · component_y_capacitor — Y-Capacitor (Safety Capacitor)
failure_mode · failure_mode_emi_conducted_overlimit — Conducted EMI Overlimit
mechanism · mechanism_common_mode_choke — Common Mode Choke (CMC)

Cross-references

← 索引
Spread Spectrum 频谱抖动 — 开关频率抖动的 EMI 峰值抑制
EMC 与绝缘配合 — CISPR 25 全标准 + 共模 / 差模理论基础
功率电子学 — 开关电源拓扑产生噪声的源头
DC-Link 直流母线电容设计 — DC-Link 是 EMI 噪声主要源,与 EMI 滤波器配合
SiC 器件 — SiC 高 dV/dt 是 CM 噪声主因
PCB 设计 — 布局规则、屏蔽、地平面
OBC + DC/DC — OBC 项目的 EMI 滤波器配置实例
辅助电源 — 辅助电源 EMI 处理
基础元件 — X / Y 电容物理基础
保护器件 — TVS 与 EMI 滤波器协同
汽车电子 — 车规 EMC 整体环境