功率 PCB 设计

读完本页后，你应该能够：

• 解释功率回路寄生电感如何导致电压尖峰，并说出面积控制目标值。
• 描述 Kelvin 连接的原理，以及栅极驱动回路的布局规则。
• 区分三类接地域，判断何时应分割地平面、何时不应分割。
• 查表得出 800 V 系统的爬电距离与空气间隙要求。
• 计算热过孔阵列的等效热阻。
• 针对 CISPR 25 Class 5 提出三类 EMI 源的对应抑制措施。
• 对照 10 条检查清单完成布局审查。

1.1 走线 = 电感

PCB 走线的分布电感约为 1 nH/mm（典型值，宽走线略低）。对于工作在 100 kHz 以上、di/dt 可达数 A/ns 的功率变换器，哪怕 10 mm 走线也会带来 10 nH 的寄生电感，在 10 A/ns 的 di/dt 下产生：

$V_{spike}$ = $L_{parasitic}$ × di/dt = 10 nH × 10 A/ns = 100 V

这个电压叠加在器件两端，是造成器件过压失效的主因之一。

1.2 回路 = 变压器

任何载流回路（功率开关回路、栅极驱动回路）都会向周围空间辐射磁场，附近的信号走线感应出噪声电压：

$V_{noise}$ = M × di/dt

互感 M 与两回路的共面面积正相关、与距离平方反相关。减小回路面积是降低 M 最有效的手段。

1.3 三大敌人

功率 PCB 设计与三个敌人对抗——寄生电感(开关过压、振铃)、寄生电容(dV/dt 耦合、共模噪声)、热阻(结温升高、可靠性降)。这三者在 PCB 上无法消除,只能通过布局和层叠管理到容许范围。

2.1 热回路（Hot Loop）概念

热回路是功率变换器中 di/dt 最高的那段电流路径，对于半桥电路就是：

DC+ 母线电容 → 上管漏极 → 上管源极 → 下管漏极 → 下管源极 → DC− 母线电容

该回路携带开关电流的全部高频分量，其寄生电感 $L_{loop}$ 直接决定电压过冲幅度。

2.2 面积目标

热回路面积目标按器件 dV/dt 反向收紧——dV/dt 越高、$L_{loop}$ 必须越小。SiC < 1cm²、IGBT < 4cm²、Si MOSFET < 5cm²。这条目标决定了功率器件之间的物理距离上限。

2.3 主要技术手段

叠层走线（Overlapping Layers）

截面示意（4 层板）：
┌─────────────────────────────┐  Layer 1: 正母线 (+DC)  → → →
├─────────────────────────────┤  Layer 2: GND 平面（信号回流）
├─────────────────────────────┤  Layer 3: 信号层
└─────────────────────────────┘  Layer 4: 负母线 (−DC)  ← ← ←
  正负层间距越小 → 互感抵消越充分 → L_loop 越小

将正、负母线走线分布在相邻 PCB 层，电流方向相反，磁场相互抵消。

开关器件旁路电容

在尽量靠近功率器件漏/源端口处放置低 ESL 陶瓷电容（X7R 0603/0402，100 nF～1 µF），为高频电流提供局部回路，进一步缩小实际热回路面积。

宽走线

走线电感与宽度近似成反比（对于宽走线，$L\approx 0.2\mu H/m\times ln(2l/w)$）。将热回路走线加宽至 5～20 mm（视电流而定），同时兼顾载流量和散热。

2.4 半桥布局参考（ASCII 顶视图）

下图给出半桥的最小热回路布局——DC bus 电容紧贴功率器件,电流"进出几乎不绕远",这是 < 1cm² 热回路目标的实现方式。

关键：$C_{bus}$ 到 $Q_{HS}$ 漏端、$Q_{LS}$ 源端的连线尽量短（< 5 mm），物理上形成闭合矩形回路。

3.1 栅极驱动回路的构成

栅极驱动回路比功率回路小得多但同样关键——任何栅极回路的寄生电感都会引入栅极振荡,可能导致 Cross-talk 误开通。下图给出栅极驱动从驱动 IC 到栅极的完整路径,目标是这条回路面积 < 0.5cm²。

该回路面积决定：

• 栅极振铃幅度（影响 dv/dt 和 EMI）
• dV/dt 感应噪声大小
• 共模 EMI 辐射

目标：栅极驱动回路面积 < 2 cm²，$R_G$ 尽量靠近器件引脚（< 3 mm）。

3.2 Kelvin 连接

Kelvin 连接通过物理隔离的栅极返回路径消除共源电感——主功率电流走 Source 引脚,栅极回路走单独的 Kelvin Source 引脚,二者不共享 $L_s$。这条改进让 SiC 能跑到设计速度,不被共源电感拖慢 30~50%。

问题根源：封装（IGBT / SiC MOSFET）的 Source 引脚同时流过负载电流（高 di/dt）和栅极回路电流。负载电流在引脚电感上产生的 $L_s\times di/dt$ 电压直接叠加到栅极驱动回路，造成：

• 关断时 $V_{GS}$ 被抬高 → 关断变慢，损耗增加
• 开通时 $V_{GS}$ 被压低 → 开通变慢，或形成振铃

解决方案：使用具有独立 Kelvin Source（KS）引脚的 4 引脚封装（如 TO-247-4L、TOLL-4）。

3.3 去耦电容放置

驱动 IC 的 $V_{CC}$ 去耦电容要求：

• 距驱动 IC 电源引脚 < 5 mm
• 类型：X7R 陶瓷，100 nF（高频去耦）+ 4.7 µF（能量存储）
• 0603 或 0402 封装（低 ESL）
• 去耦电容回路（$V_{CC}$ 引脚 → 电容正极 → 电容负极 → GND 引脚）应与驱动 IC 输出回路共享最短路径

3.4 布线顺序建议

PCB 布线有严格的优先级顺序——先放功率器件、再画热回路、再画栅极回路、最后是控制信号。反过来做必返工:控制信号先画的话,功率器件位置受其约束,热回路面积无法压到 < 1cm²。

• 先确定功率器件位置（靠近散热器）
• 放置 $R_G$（紧贴器件 Gate 引脚）
• 放置驱动 IC（尽量缩短到 $R_G$ 的距离）
• 放置驱动 IC 去耦电容（紧贴驱动 IC）
• 用铜皮（不是细线）连接 KS 到驱动 GND

4.1 三类接地域

功率 PCB 必须区分三类接地域——PGND(功率地,大电流高频)、SGND(信号地,小电流模拟)、CGND(控制地,数字噪声)。三者电流量级差 1000×,混用会让数字噪声窜入模拟链路毁掉 ENOB。

功率变换器中存在三类接地，必须明确区分。

4.2 星形接地

星形接地让三类地在唯一一个汇合点(星点)合并——其它地方电气隔离。这条拓扑保证 PGND 的高频电流不窜入 SGND 路径,但单点连接也带来限制(高频会绕远路返回)。

三类接地在 唯一一点（Star Point）汇合，通常选在母线电容负极。如果三者通过大面积铜皮随意相连，功率 di/dt 噪声将通过公共阻抗耦合进信号地，造成 MCU 复位、传感器误读等问题。

4.3 多层板地平面策略

多层板让接地策略升级——从星形点接地变成"分层 + 完整地平面"。典型 6 层板配置:Top 信号 + Inner 1 GND + Inner 2 PWR + Inner 3 GND + Inner 4 信号 + Bottom 信号。完整地平面给信号回流提供最短路径,自然隔离不同电流域。

4 层板推荐叠层：
  L1: 信号 + 功率走线（正面）
  L2: 完整地平面（信号回流最短路径）
  L3: 电源平面 / 功率走线
  L4: 功率走线（背面，与 L1 叠层抵消磁场）

推荐 4 层或 6 层板（叠层如上）。地平面的连续性至关重要：不要在地平面上打孔或走功率线，否则信号回流路径被迫绕行，等效为在信号和功率之间插入了互感。

4.4 何时分割地平面

应该分割：

• 高压初级侧与低压次级侧之间（安全隔离要求，需留足爬电距离）
• 模拟基准电路（精密 ADC 参考）与开关电源之间（单点连接）

不应该分割：

• 同一侧的信号地与返回电流路径（会造成回流路径不连续，加剧 EMI）
• 驱动 IC 地与 MCU 地（同侧低压，分割反而增加阻抗）

常见错误：在地平面上走功率走线，或将信号走线跨越地平面缝隙——两者都会破坏地平面连续性。

5.1 术语定义

爬电(Creepage)与电气间隙(Clearance) 是两个独立物理概念——前者沿绝缘表面的"爬行距离"(防表面漏电),后者空气直线距离(防击穿)。两者要分别满足要求,不能用一个代替另一个。

• 空气间隙（Clearance）：两个导体之间的最短空气路径（直线距离），防止空气击穿。
• 爬电距离（Creepage）：两个导体之间沿 PCB 表面的最短路径，防止表面沿面放电（尤其在潮湿、污染条件下）。

5.2 标准依据

爬电与间隙距离由多个标准并行规定——IEC 60664-1 通用电子、IEC 61800-5-1 驱动器专用、ISO 6469-3 EV HV 系统。三者数值大同小异但适用范围不同,车规 PEU 优先按 ISO 6469-3 取值。

5.3 典型数值（汽车 400 V / 800 V 系统）

把 §5.2 的标准落到 EV 实际工况——400V 系统典型间隙 2.5mm/爬电 4.0mm、800V 系统翻倍到 5.0mm/8.0mm。关键陷阱:污染等级 PD3(车规默认) 比 PD2(实验室) 要更严的爬电距离。

污染等级 2（Pollution Degree 2，室内/车内），海拔 < 2000 m。以上为参考值，实际需查阅 IEC 60664-1 表格及客户规格书。

5.4 PCB 开槽（Slot / Cutout）

PCB 开槽用物理切除增加爬电距离——同样间隔,平面爬电 5mm,开槽后爬电 12mm+(沿槽壁绕路)。这是 800V HV 系统在小尺寸 PCB 上满足爬电要求的常用手段。

当布局空间紧张、表面爬电距离不足时，可在 PCB 上开槽（铣穿）。开槽同时切断 PCB 板材表面的导电路径，对潮湿环境下的爬电特别有效。

5.5 三防漆（Conformal Coating）

涂覆三防漆（丙烯酸、聚氨酯、硅酮）可将爬电距离折算系数提高 1.0～1.6 倍（取决于漆层厚度和材料），但不能替代空气间隙的设计——空气间隙由物理走线距离决定，涂漆不改变空气路径。

6.1 铜作为散热器

1 oz（35 µm）铜的近似热阻（静止空气，单面暴露）：

$R_{th},Cu\approx 70°C/Wperc{m}^2（1oz，静止空气）$ 增加铜厚或增大面积可显著降低结温：2 oz 铜约为 35 °C/W per cm²，4 oz 约 18 °C/W per cm²。

6.2 热过孔阵列

热过孔将顶层散热焊盘的热量传递到内层或底层铜平面，再通过更大的铜面积散热。

单个热过孔参数（典型值）：

钻孔直径：0.3 mm
电镀铜厚：25 µm（1 oz 内壁）
热阻单过孔：≈ 50 °C/W（通过 1.6mm 板厚）

阵列效果（过孔热阻并联）：

R_th,array = R_th,single / N

9 个过孔（3×3 阵列）：50/9 ≈ 6 °C/W
16 个过孔（4×4 阵列）：50/16 ≈ 3 °C/W

布局规则：

• 过孔间距 1.0 mm pitch（中心到中心）
• 不要在暴露焊盘（Exposed Pad）正下方的过孔上盖阻焊（防止焊锡流失）
• 或者使用"塞孔+电镀填充"工艺（Via-in-Pad）

6.3 暴露焊盘封装（DPAK / D2PAK / QFN / DirectFET）

暴露焊盘封装核心是把热阻分成两段——die 到底盘焊盘几乎零热阻,然后通过 PCB 大铜面 + 热过孔散热。这条架构让 SMD 封装也能扛 100W+ 功耗,接近传统 TO-247 通孔封装的散热能力。

底部散热焊盘必须焊到大面积铜皮并布热过孔阵列。

6.4 PCB 基材选择

PCB 基材热导率从 FR4 (0.3) 跨度到 IMS (3) 一个数量级——高功率密度场景必须升级基材。判别:功率密度 < 5W/cm² 用 FR4,5~20W/cm² 用 Hi-Tg FR4,> 20W/cm² 用 IMS 或 Cu-core。

7.1 源 1：开关节点 dV/dt → 容性耦合

开关节点（SW node）电压在每次开关动作时以 10～100 V/ns 的斜率跳变，通过开关节点铜皮与邻近走线之间的寄生电容 $C_{par}$ 耦合出噪声电流：

I_noise = C_par × dV/dt

C_par = 0.1 pF，dV/dt = 50 V/ns：
I_noise = 0.1 pF × 50 V/ns = 5 mA（峰值）

对策：

• 缩小开关节点铜皮面积（仅够载流即可）
• 在开关节点与 GND 之间放置小 RC 缓冲（snubber）
• 屏蔽：在开关节点铜皮上方或下方放置接地铜皮（guard plane）
• 敏感信号走线与开关节点铜皮保持 > 5 mm 距离，或换层绕行

7.2 源 2：功率回路 di/dt → 磁耦合

高 di/dt 的功率回路向周边辐射磁场，感应信号回路产生噪声电压（变压器效应）。

对策：

• 最小化热回路面积（见第二节）
• 信号回路与功率回路正交布置（正交时互感为零）
• 在功率回路和信号走线之间保持 > 10 mm 物理间距（磁场以距离平方衰减）
• 使用差分信号传输（SPI、差分模拟）提高共模抑制

7.3 源 3：共模电流 → 散热器 / 机壳容性耦合

开关节点铜皮或器件封装的底部散热焊盘通过寄生电容与散热器相连，形成共模电流回路，向机壳和线束辐射共模噪声：

开关节点 → [C_parasitic, 器件结到散热器] → 散热器（PE）→ 线束 → 返回

对策：

• Y 电容：在 DC 母线（正、负）与 PE 之间各加 Y 电容（典型 4.7～22 nF，X7R，1 kV），提供共模电流低阻回路
• 共模电感（CM Choke）：在 DC 线束入口处串联 CM 电感，阻断共模电流传播
• 保持散热器良好接地（低阻 PE 连接）

7.4 CISPR 25 Class 5 汽车合规策略

CISPR 25 Class 5 是车规 EMI 最严级别——整车 OEM 默认要求,过不了不能上车。下表把每个频段对应的挑战来源(开关基波/谐波/共模噪声)和典型对策列出。

CISPR 25 Class 5 是汽车 OEM 要求最严格的车载 EMC 等级，传导骚扰限值比 Class 1 低约 20 dB。策略组合：

• 源头抑制：热回路面积最小化，$R_G$（关断）选较大值减缓 dV/dt
• 滤波：差模 LC 滤波（减小纹波电流幅度）+ CM 电感（抑制共模）
• 接地：Y 电容精确放置，连线 < 10 mm 到散热器
• 屏蔽：整机金属外壳接 PE，连接器处 360° 屏蔽
• PCB 布局：信号电缆接口远离开关节点，滤波器靠近接口

把本页所有规则浓缩成 10 条出图前必查——每条违反一项可能就是 100% 良率灾难。新人 PCB 出图前按这 10 条逐项 self-check,基本不会漏大坑。

通过标志：DRC 无违规 + 距离标注满足 + 3D 视图确认。

• PCB 走线电感约 1 nH/mm；热回路电感直接决定电压过冲：$V_{spike}=L_{loop}\times di/dt$，SiC 设计要求热回路面积 < 1 cm²。
• 叠层走线是降低热回路电感最有效的手段——正负母线走线重叠于相邻层，磁场相互抵消。
• Kelvin 连接（4 引脚封装的独立 KS 引脚）将栅极回路参考点与功率电流路径解耦，是 SiC/IGBT 高速开关可靠工作的基础。
• 三类接地域（功率地、信号地、机壳 PE）必须在唯一星形点汇合，否则功率 di/dt 通过公共阻抗污染信号地。
• 800 V 加强绝缘系统在 PCB 上需要 ≥ 8 mm 空气间隙和 ≥ 12.5 mm 爬电距离；PCB 开槽可在不增大走线间距的情况下延长爬电路径。
• 9 个热过孔（3×3，0.3 mm 钻孔）的等效热阻约 6 °C/W，16 个约 3 °C/W；FR-4 热导率仅 0.3 W/(m·K)，高功率场合需考虑 IMS 或陶瓷基板。
• EMI 的三个主要源头——开关节点 dV/dt（容性耦合）、功率回路 di/dt（磁性耦合）、结到散热器寄生电容（共模电流）——对应不同的布局对策，不能用单一手段一概而论。
• CISPR 25 Class 5 合规需要源头抑制 + 滤波 + 屏蔽 + 精准接地四管齐下，其中 PCB 布局（热回路面积、开关节点铜皮大小、Y 电容走线长度）是传导 EMI 预测的决定因素。

• IEC 60664-1:2020 — Insulation coordination for equipment within low-voltage power installation
• CISPR 25:2021 — Vehicles, boats and internal combustion engines — Radio disturbance characteristics
• Lorenz, L. (Infineon): "Power Cycling and Reliability of SiC MOSFETs in Automotive Inverters", PCIM 2022
• Balogh, L. (Texas Instruments): "Design and Application Guide for High Speed MOSFET Gate Drive Circuits", TI SLUP169
• Hartmann, M.: "Ultra-Compact and Ultra-Efficient Three-Phase PWM Rectifier Systems", ETH Zürich, 2011（PCB 叠层和 EMI 章节）
• Ott, H.: Electromagnetic Compatibility Engineering, Wiley, 2009（第 7 章 PCB 接地策略）
• Wurth Elektronik: "Trilogy of Inductors" App Note（PCB 寄生电感估算）

• ← 索引
• EMC 与绝缘配合
• 栅极驱动
• 逆变器栅极驱动
• 热管理
• MOSFET
• SiC 器件
• 功率电子基础
• CAN / CAN FD / LIN 总线（Automotive Bus Protocols）
• 电流传感器（Current Sensing）
• 失效模式综合速查表（FMEA Quick Reference）
• 隔离技术（Isolation Technology）
• SiC MOSFET 并联设计
• SMT 三明治工艺 — 双面贴装,高密度小型化产品的工艺选型