功率 PCB 设计 — 布局即电路 + 专家级 worked design

功率 PCB 设计的第一性起点是承认:开关器件的 di/dt 和 dv/dt 由器件与栅驱决定(SiC 可达 di/dt 5–20 A/ns、dv/dt 20–100 V/ns),而这些斜率一旦确定,布局的寄生参数就直接翻译成电应力。走线不是理想导线——它是电感;两条载流回路不是独立的——它们通过互感耦合像变压器;铜不是零电阻——但它是散热器。设计的全部工作就是把这三个寄生管到不致失效。

走线 = 电感。一段孤立 PCB 走线的分布电感约 1 nH/mm(宽走线略低,窄走线略高;来源:Wurth《Trilogy of Inductors》寄生电感估算)。10 mm 走线即 ~10 nH;在 10 A/ns 的 di/dt 下产生 $Vspike=Lparasitic\cdot di/dt=10\text{nH}\times 10\text{A/ns}=100\text{V}$——直接叠在器件两端,是过压失效主因。关键:这个 1 nH/mm 只适用于孤立导线;若 go/return 紧贴(下文的叠层/垂直回路),磁场相互抵消,等效可压到 << 0.1 nH/mm(见 §2 worked)。

回路 = 变压器。任何载流回路都向周围辐射磁场,邻近信号走线感应噪声电压 $Vnoise=M\cdot di/dt$。互感 M 与两回路共面面积正相关、与距离增大而减小;减小回路面积是降 M 最有效的手段,与减小自感是同一件事。

铜 = 散热器。器件功耗必须从结经铜箔+过孔导到环境。结温由 $Tj=Ta+Pdiss\cdot {\theta }_{JA}$ 决定,而 ${\theta }_{JA}$ 几乎全由布局(铜面积、过孔、基材)贡献——芯片 datasheet 的 ${\theta }_{JA}$ 只在其指定测试板成立。

这三者构成功率 PCB 的三个敌人,分别对应过压、噪声、过热三类失效:

热回路是变换器中 di/dt 最高的那段电流路径。对半桥,它是 DC+ 母线电容 → 上管漏极 → 上管源极(开关节点)→ 下管漏极 → 下管源极 → DC− 母线电容 这一圈——只有换流的高频差值电流走这里。Rohm 60AN066E 用三张图(Fig 1-a/b/c)点破本质:Q1 ON 时电流从旁路电容流入(图 1-a),Q1 OFF 时续流器件导通(图 1-b),而两者之差(图 1-c)"每次开关都剧烈变化,诱发多次谐波,是 PCB 布局最需关注的一条回路"。这条差值回路就是热回路,其寄生电感直接定电压过冲。

过压的因果链。开关关断时,热回路电感 Lloop 里的电流被强行截断,楞次定律给出反抗电压:

这段电压叠加在关断器件的漏源之间。若 $Vbus+Vspike$ 逼近器件雪崩电压,轻则 EMI 超标,重则雪崩击穿。截断后 Lloop 与器件输出电容 Coss 构成欠阻尼谐振,产生振铃,频率

典型落在 50–300 MHz——正是辐射 EMI 最难压的频段。所以最小化 Lloop 同时降过压、降振铃、降 EMI,一石三鸟。

回路电感的几何律:平行板近似。当热回路的 go/return 电流走紧邻两层、宽度 w 远大于层间距 h、长度 l 时,回路等效为平行板传输线,电感为

三条设计杠杆一目了然:层间距 h 越小、宽度 w 越大、路径 l 越短,Lloop 越小。这也是为什么"正负母线叠在相邻层"如此有效——把 h 从"板厚 1.6 mm"压到"prepreg 0.2 mm",Lloop 直接降一个量级。

垂直回路 vs 横向回路(EPC/Lidow 2021)。同一个"磁场抵消"有两种实现,EPC 把它们叫横向(lateral)与垂直(vertical)回路。① 横向回路:器件与输入电容都在顶层、回路在单层内横向铺开——它靠第一内层的屏蔽层(shield layer)抵消:功率回路磁场在屏蔽层感应出反向涡流,反向涡流的磁场抵消原磁场;"效果强烈依赖功率回路到第一内层的距离,只要顶两层足够近,高频回路电感就低"。② 垂直回路:回路通过过孔在层间垂直闭合(输入电容贴在器件正下方),"没有屏蔽层,靠 go/return 电流反向的自抵消",且回路面积随板变薄而缩小。两者都能到低 nH 甚至 sub-nH;垂直回路在薄板上能拿到最小物理面积。EPC 同时给出一条优先级:寄生电感按重要性排序是共源电感 CSI > 功率回路电感 > 栅极回路电感(先治 CSI,见 §4),别本末倒置。

面积目标按器件 dv/dt 反向收紧——dv/dt 越高、Lloop 必须越小,回路面积上限越紧。这条目标直接定死功率器件之间的物理距离:

配套手段:开关器件旁路电容——在漏/源端口最近处放低 ESL 陶瓷电容(X7R 0402/0603,100 nF～1 µF),给高频电流一条本地回路,进一步缩小实际热回路。Rohm 明确警告一个反直觉陷阱:别把旁路电容放到板背面靠过孔连——过孔电感会让旁路电容"反效果"(60AN066E Fig 3-d:"Do not carry out this kind of layout")。

用一颗真器件把 §2 的公式跑通。器件:Wolfspeed C3M0021065K(650 V / 21 mΩ SiC MOSFET,TO-247-4,$Coss\approx 120$ pF@400V)。工况:400 V DC 母线,开关电流 Id = 40 A,栅驱调到 di/dt ≈ 8 A/ns(40 A 在 ~5 ns 内换流,SiC 典型)。目标:关断过压不得吃掉器件耐压裕度。

第 1 步 定两种布局的 Lloop。用 §2 平行板近似:

• 优化(垂直/叠层)回路:go 走 L1、return 走 L2,prepreg $h=0.2$ mm、功率铜宽 $w=8$ mm、回路路径 $l=15$ mm。 $$Lloop={\mu }_0\frac{hl}{w}=1.257\times \frac{0.2\times 15}{8}=0.47\text{nH}\approx 0.5\text{nH}$$ 折合 0.5 nH / 15 mm ≈ 0.033 nH/mm——比"1 nH/mm 孤立走线"低 30 倍,正是 go/return 抵消的功劳。
• 糟糕(横向、无近屏蔽层、厚板)回路:return 路径离 go ~5 mm、无第一内层屏蔽——按 EPC 横向-vs-垂直对比,这类回路典型落在 ~8 nH(量级估计,精确值取决于屏蔽层距离)。

第 2 步 算 Vspike($=Lloop\cdot di/dt$,di/dt = 8 A/ns):

第 3 步 振铃频率与危险性。糟糕布局的 8 nH 与 $Coss=120$ pF 谐振:

这是欠阻尼环:关断瞬态过冲实测常比稳态 Vspike 再高 30–80%(取决于阻尼),464 V 峰值加振铃可摸到 550–580 V,重复应力下 + 162 MHz 辐射,对 650 V 器件既啃耐压裕度又必然过 CISPR。优化布局 404 V 则毫无压力。

结论:同一颗器件、同一 di/dt,只因回路电感差 16 倍,过压从 4 V 变 64 V——这就是"布局即电路"。若非要用糟糕布局,只能靠 RC snubber 事后补(引入额外损耗),或调大 Rg 降 di/dt(牺牲开关损耗)——都不如把 Lloop 先做到 0.5 nH。

栅极驱动回路比功率回路小得多,但按 EPC 的优先级,共源电感 CSI 才是头号敌人——它是栅极回路与功率回路共享的那段引脚电感 Ls,把功率级的 di/dt 直接"注入"栅极环路。下图给出驱动 IC 到栅极的完整路径,目标是这条回路面积做到 < 2 cm²、Rg 距引脚 < 3 mm。

CSI 的因果链(第一性)。标准 3 脚封装的 Source 引脚同时流过负载电流(高 di/dt)和栅极回路电流。负载电流在共享引脚电感 Ls 上产生

这个 $VLs$ 反向叠加到栅源之间:关断时 $di/dt<0$ 抬高 Vgs → 关断变慢、损耗增、甚至误开通;开通时压低 Vgs → 开通变慢或振铃。SiC 的 di/dt 大,CSI 拖慢开关速度可达 30–50%——等于花大钱买的 SiC 跑不到设计速度。

解:Kelvin Source。用带独立 Kelvin Source(KS)引脚的 4 脚封装(TO-247-4L、TOLL-4),把栅极回路的返回参考从功率 Source 引脚物理分离出来——主功率电流走 Source,栅极环路走 KS,二者不再共享 Ls,$VLs$ 不再进栅极环路。

布线纪律:KS 到驱动 GND 用铜皮不用细线,栅极环路(driver OUT → Rg → Gate → KS → driver GND)面积压到最小。EPC 补一条 caveat:消除 CSI 后开关变快,外部源极电感被"推到栅极环外",可能增大 ground bounce——所以 CSI 治好后,紧接着要压栅极环路电感。驱动 IC 的 VCC 去耦:X7R 100 nF(高频)+ 4.7 µF(储能),距电源引脚 < 5 mm,0402/0603 低 ESL。

布线优先级(反过来做必返工):先放功率器件(靠散热器)→ 画热回路 → 放 Rg(贴 Gate 引脚)→ 放驱动 IC(尽量近 Rg)→ 放驱动去耦 → 最后控制信号。若先画控制信号,功率器件位置被约束,热回路面积压不到 < 1 cm²。

功率 PCB 必须区分三类电流量级差 1000× 的接地域:功率地 PGND(数十 A、含 di/dt 尖峰)、信号地 SGND(mA 级、干净)、机壳地 PE(共模电流 µA～mA)。TI SLVA959B §1.1 给出一条常被搞反的准则:单点(single-point)分布用于功率走线(每个负载有各自不受干扰的地路径),星形(star)分布用于信号走线(所有参考点集中、均衡公共阻抗)——两者不是一回事,别混用。

为什么必须汇于一点。若三类地用大铜皮随意相连,功率 di/dt 会通过公共阻抗耦合进信号地(公共阻抗 × di/dt = 噪声电压),造成 MCU 复位、传感器误读、ADC 掉 ENOB。星点通常选母线电容负极——那里是功率回流的"源头",高频电流在此闭合、不外溢。

多层板升级为完整地平面。多层板不再靠一个物理星点,而是"分层 + 完整地平面":完整地平面给每条信号提供正下方最短回流路径,自然隔离电流域。TI 的铁律:不要在地平面上打孔或走功率线(SLVA959B Fig 3-5 "Avoid Ground Plane Splitting by Vias")——否则信号回流被迫绕行,等效在信号与功率间插入互感。推荐 4 层叠层:

何时分割:高压初级 vs 低压次级之间(安全隔离,留爬电)、精密 ADC 基准 vs 开关电源之间(单点连接)。不应分割:同侧信号地与其返回电流路径、驱动 IC 地与 MCU 地(同侧低压,分割反增阻抗、破坏回流连续性)。

热设计的第一性:$Tj=Ta+Pdiss\cdot {\theta }_{JA}$,而 ${\theta }_{JA}$ 是若干串联热阻之和——结到焊盘、焊盘到顶层铜、顶层经过孔到底层、底层铜扩展到空气。工程师能改的每一段都在布局里。

铜箔本身的热阻(TI SLVA959B §2.3)。1 oz(35 µm)铜、1 cm×1 cm、横向连到器件的近似热阻:

铜加厚线性降热阻:2 oz → 35.7 °C/W、4 oz → ~18 °C/W(SLVA959B Eq2/Eq3)。所以"厚铜大面"是最省成本的第一招。

走线载流:IPC-2221 公式与 IPC-2152 图表。走线既载流又生热,截面不够会自热超温。IPC-2221 的经典公式:

其中 A 为截面积(mils²)、$\Delta T$ 为温升(°C)、$k=0.048$(外层)/ $0.024$(内层)。1 oz = 1.378 mils 厚。IPC-2152(现行更准的标准)改用图表,计入是否有邻近平面、板材、环境等修正,并纠正了 IPC-2221 "内层必须减半"的过保守——实测内层载流可接近外层。

热过孔(TI SLVA959B §2.5)。TI 推荐热过孔 20 mil(0.5 mm)外径 / 8 mil(0.2 mm)孔,单孔穿 1.561 mm FR-4 的铜热阻(Eq4):

注意 TI SLVA959B Eq4 原文照此算得 5.73 °C/W,但其面积公式误把直径代入环面积(漏了 $\frac{1}{4}$ 因子)、偏乐观约 4×——用半径修正后单孔(8 mil 开孔、电镀桶壁)约 22.9 °C/W;完全灌实心铜的绝对下界 $\theta =L/({\lambda }_{Cu}\pi r^2)\approx$ 19.3 °C/W(没有任何过孔能低于实心铜)。若过孔只是 25 µm 薄壁电镀、孔心空/树脂,铜截面积极小,单孔实际热阻会高到 ~50–100 °C/W;功率路径应**塞孔+电镀填平(via-in-pad)**向 ~19–23 °C/W 的实心下界逼近。N 个过孔并联:${\theta }_{array}\approx {\theta }_{via}/N$。TI 的三条硬规则:直连不用热焊盘隔离(thermal-relief 会掐断热流)、不盖阻焊(否则焊料流失产生空洞)、成阵列。

worked design ② — 铜/热过孔 sizing。分两问:

(a) 输出走线宽度。Iout = 10 A、2 oz 外层、目标 $\Delta T=20$ °C。反解 IPC-2221:

2 oz = 2.756 mils 厚 → 宽度 $=256/2.756\approx 93\text{mils}\approx 2.4\text{mm}$。(IPC-2152 若有邻近地平面可略窄,无平面/内层则须更宽——以图表为准。)

(b) 器件热焊盘散热。SiC MOSFET 耗散 $Pdiss=8$ W,车规 $Ta=85$ °C,$T{j}_{max}=175$ °C → 温升预算 90 °C → 需 ${\theta }_{JA}\le 11.25$ °C/W。逐段:结到焊盘 ${\theta }_{JC}\approx 0.6$、16 孔阵列(填孔)$\approx 22.9/16\approx 1.43$(薄壁则 ~3)、底层铜(~6 cm² 2 oz)自然对流扩展 $\approx 30$。

结论:FR-4 自然对流扛不住 8 W——过孔阵列只解决了"竖向穿板"这段瓶颈(${\theta }_{via}$ 只占几 °C/W),真正卡脖子的是底层铜到空气那 ~30 °C/W。出路:贴散热器(${\theta }_{sink}\approx 2$)→ ${\theta }_{JA}\approx 0.6+3+2=5.6$ → $Tj=85+8\times 5.6=130$ °C ✓;或换 IMS/陶瓷基板。这正是"盲目堆过孔无用"的量化证据——过孔不是散热瓶颈,板到空气才是。

基材选择(功率密度判别):< 5 W/cm² 用 FR-4;5–20 W/cm² 用 Hi-Tg FR-4;> 20 W/cm² 上 IMS/铜基/陶瓷。

过孔载流(IPC-2152,10 °C 升、1 oz;TI Table 3-1)——热过孔常同时兼作大电流层间连接,须按载流校核数量:

爬电与间隙是两个独立物理概念,不能互相代替:电气间隙(Clearance) 是两导体间最短空气直线距离(防空气击穿);爬电距离(Creepage) 是沿绝缘表面的最短路径(防潮湿/污染下的沿面放电)。同一对导体,爬电通常要求比间隙更大,且两者要分别满足。

标准依据:IEC 60664-1(通用低压绝缘配合)、IEC 60664-5(PCB 间距附录)、IEC 61800-5-1(驱动器)、ISO 6469-3(EV 高压系统)。车规 PEU 优先按 ISO 6469-3 取值。关键变量:污染等级——PD2(实验室/密封)比 PD3(车规默认)宽松,同电压 PD3 要求更长爬电。

典型数值(EV 400 V / 800 V,PD2、海拔 < 2000 m,参考值,以标准表+客户规格为准):

PCB 开槽(Slot)延长爬电:空间紧张、表面爬电不足时在 PCB 上铣穿开槽——同样间隔平面爬电 5 mm,开槽后沿槽壁绕路可到 12 mm+,是 800 V HV 在小板上满足爬电的常用手段,且切断表面导电路径对潮湿环境尤其有效。

三防漆(Conformal Coating):丙烯酸/聚氨酯/硅酮涂覆可把爬电折算系数提高 1.0～1.6 倍(依厚度/材料),但不改变空气间隙——间隙由物理走线距离决定,涂漆不能替代。

功率 PCB 的传导/辐射 EMI 归到三个物理源,各对应不同布局对策,不能用单一手段一概而论。

源 1:开关节点 dv/dt → 容性耦合。SW 节点电压以 10～100 V/ns 跳变,经寄生电容 $Cpar$ 耦合出噪声电流 $Inoise=Cpar\cdot dv/dt$。代入 $Cpar=0.1$ pF、dv/dt = 50 V/ns:$Inoise=0.1\text{pF}\times 50\text{V/ns}=5\text{mA}$(峰值)。对策:缩小 SW 铜皮面积(仅够载流)、SW-GND 间加小 RC snubber、SW 上/下放接地屏蔽铜(guard plane)、敏感走线离 SW 铜皮 > 5 mm 或换层绕行。

源 2:功率回路 di/dt → 磁耦合。高 di/dt 回路辐射磁场,在信号回路感应噪声电压(变压器效应,§1 的 $Vnoise=M\cdot di/dt$)。对策:最小化热回路面积(§2)、信号回路与功率回路正交布置(正交时互感≈0)、间距 > 10 mm、差分传输提高共模抑制。

源 3:共模电流 → 散热器/机壳容性耦合。SW 铜皮或器件底盘经寄生电容耦合到散热器(PE),形成共模回路向线束辐射:SW 节点 → [器件结到散热器的 Cpar] → 散热器(PE)→ 线束 → 返回。对策:DC 母线正负各加 Y 电容(4.7～22 nF,X7R,1 kV)提供共模低阻回路、DC 入口串 CM 电感阻断传播、散热器低阻接 PE。

CISPR 25 Class 5 车规合规——整车 OEM 默认最严级别,传导限值比 Class 1 低约 20 dB,过不了不上车:

策略组合(四管齐下):源头抑制(热回路面积最小化、关断 Rg 稍大降 dv/dt)+ 滤波(差模 LC + CM 电感)+ 接地(Y 电容精确放置、连线 < 10 mm 到散热器)+ 屏蔽(金属外壳接 PE、连接器 360° 屏蔽)。其中 PCB 布局(热回路面积、SW 铜皮大小、Y 电容走线长度)是传导 EMI 的决定因素。

前面各节的公式都成立,但真实设计翻车往往不在公式,而在这几处"看着对、实则咬人"的地方——把全页规则浓缩成 10 条,新人出图前逐条 self-check,基本不漏大坑。

几条易踩深坑:① 过孔不是散热瓶颈(§6 worked:板到空气 ~30 °C/W 才是),别以为"孔越多越凉";② 单点 vs 星形别搞反(功率单点、信号星形);③ 旁路电容放板背面是负优化(Rohm 明令禁止);④ CSI 先于栅极回路治理(EPC 优先级);⑤ 通过标志:DRC 无违规 + 距离标注满足 + 3D 视图确认。

功率 PCB 的翻车几乎都不来自公式算错,而来自七条隐性陷阱——理论上"看着对"、工程上却必错。

G1 旁路电容放板背面 = via 电感反噬旁路作用。 旁路电容的目的是提供 di/dt 的本地低阻抗回路。若将电容贴在板背面并用过孔连到正面漏/源端口,过孔电感(典型 1–2 nH)与待消除的热回路电感同量级,旁路效果归零甚至使振铃更剧烈。Rohm 60AN066E Fig 3-d 明令禁止:"Do not carry out this kind of layout"。正确做法:旁路电容必须在漏/源端口顶面最近处,走线 < 5 mm,不穿板。

G2 单点/星形接地混淆 = PGND 噪声串入 SGND。 TI SLVA959B 准则容易被反向使用。错误案例:对功率走线用星形(所有功率地收于一点再分支),结果高频 di/dt 噪声在汇合点之前就互相串扰;对信号走线用单点,信号参考电位阻抗不均衡产生漂移。正确准则:功率地单点分布(每条大电流回路有独立低阻通道)、信号地星形(所有参考汇于母线电容负极等电位节点)——两者同时满足才能让 PGND 的 di/dt 不通过公共阻抗污染 SGND。

G3 热过孔不塞孔 = 散热热阻差 4–5×。 标准 PTH 过孔(25 µm 电镀铜壁、孔心空气)的单孔热阻约 50–100 °C/W。填孔(via-in-pad,铜膏塞填电镀)可压到 ~22.9 °C/W,接近实心铜下界 ~19 °C/W。差距 4–5×。量产中"加了 16 个热过孔但 Tj 仍超温"的常见根因:孔未塞孔,或盖了阻焊层(阻断热路兼妨碍焊料流入)。正确做法:散热焊盘下方热过孔必须塞孔+电镀填平+不盖阻焊,才能在 Tj 预算中用 ~22.9/N °C/W 这个数字。

G4 TI SLVA959B Eq4 漏 1/4 因子 = 热阻乐观 4×。 TI SLVA959B Eq4 给出单孔热阻 5.73 °C/W,但其面积项将直径当作变量代入了圆形/环形面积公式,遗漏了 π/4 因子,导致截面积虚高 4.5×,热阻乐观 4×。照搬此数字进 Tj 估算会低估 Tj 约 60–80 °C。修正后(20 mil 外径、8 mil 内径、1.561 mm 厚):单孔实际热阻 ~22.9 °C/W;纯薄壁电镀不塞孔者更达 50–100 °C/W。任何引用 TI Eq4 "5.73 °C/W"的热计算报告都需重算。

G5 CSI 优先级错误 — 先治栅极回路而非共源电感。 EPC Lidow 2021 明确优先级:共源电感(CSI)> 功率回路 > 栅极回路。工程整改常聚焦于"压小栅极回路"(加驱动去耦、缩短 Rg 走线),却忽略 TO-247 3 脚封装的 Source 引脚同时承载主功率电流和栅极回路返回电流——共源电感 Ls 在 SiC di/dt 5–20 A/ns 下产生 $VLs=Ls\cdot di/dt$,反注到 Vgs 后拖慢关断/开通速度 30–50%。换了 SiC 器件却用 3 脚 TO-247 封装,付 SiC 价格、拿 Si 速度。根本解是换 4 脚 Kelvin Source 封装,把栅极环路与功率电流物理隔离。

G6 爬电距离 vs 电气间隙独立满足被遗漏。 爬电与间隙是两个独立的绝缘要求,不能互相折抵。EV 800V 加强绝缘(IEC 60664-1 PD2)同时要求:电气间隙 ≥ 8.0 mm(防空气击穿)且爬电距离 ≥ 12.5 mm(防沿面放电)——同一对导体可能间隙满足爬电不满足,或反之。常见陷阱:PCB 开槽延长爬电路径(表面 5 mm → 沿槽 12 mm+),但开槽不改变两铜皮间的空气直线距离;涂三防漆可折算爬电系数但同样不替代间隙要求。设计 DRC 必须同时检查两项,分开标注记录。

G7 地平面被走线或过孔切割 = 信号回流绕行 + EMI 恶化。 完整地平面的作用是为每条信号在其正下方提供最短返回路径,从而最小化信号回路面积和辐射 EMI。若地平面层被功率走线或过孔阵列切割,信号高频回流被迫绕行切割缝,等效在信号回路和功率回路之间插入互感 M,噪声耦合可使传导 EMI 恶化 10–20 dB。TI SLVA959B Fig 3-5 明示"Avoid Ground Plane Splitting by Vias"。实践纪律:功率走线走非地平面层、过孔避开信号走线正下方、信号地/功率地的分割缝只在高频已滤波处才可引入。

三条系统性工作极限,在标称条件下测试通过、实际工况下失效,是量产问题的高频来源。

C1 高温密闭角 — FR-4 自然对流热路不够用。 Tamb = 85 °C(车规密闭腔体),SiC MOSFET 满负荷 Pdiss = 8 W。按 §6 worked ② 热路:θJA ≈ 0.6(JC)+ 3(塞孔过孔阵列)+ 30(底层铜到密闭腔体空气)≈ 34 °C/W。Tj = 85 + 8 × 34 = 357 °C >> Tjmax 175 °C。实验室常温自然对流测试可能通过,但上车后密闭腔体无强制对流,板到空气这段 ~30 °C/W 热阻不变甚至变差(腔内温度高于 85 °C)。出路:贴散热器(θsink ≈ 2 °C/W → θJA ≈ 5.6 → Tj ≈ 130 °C ✓)或换 IMS/铝基板(板内热阻 ~3–5× 更低)。过孔只解决"竖向穿板"瓶颈,不改变板到空气的 ~30 °C/W 主瓶颈。

C2 SiC 迁移角 — 热回路面积必须重布不能复用 IGBT PCB。 从 Si IGBT(di/dt ≈ 10 A/ns)升级到 SiC MOSFET(di/dt ≈ 50 A/ns),同一 Lloop = 4 nH 布局:Vspike(IGBT) = 4 × 10 = 40 V(可接受);Vspike(SiC) = 4 × 50 = 200 V,叠加 Vbus = 400 V 达 600 V,远超 650 V 器件 RDS(on) 安全余量。SiC 迁移必须重新布热回路:目标面积从 < 4 cm²(IGBT)压到 < 1 cm²,同时换 4 脚 Kelvin 封装消除 CSI。"器件换了但 PCB 不改"是功率密度升级后量产事故的最高频根因。振铃频率也从 fring(4 nH) = 1/(2π√(4n×120p)) ≈ 229 MHz 向更高频段移动,CISPR 25 类超标风险随之增加。

C3 800V 升压角 — 绝缘间距全部重算不能直接沿用。 从 400V 系统升级到 800V,爬电/间隙两个维度均非线性增加:基本绝缘 clearance 3.0→5.5 mm(+83%)、creepage 4.0→8.0 mm(+100%);加强绝缘 clearance 5.5→8.0 mm(+45%)、creepage 8.0→12.5 mm(+56%)(IEC 60664-1 PD2 参考值)。现有 400V PCB 上所有高压导体对之间的间距必须逐一 DRC 核查:分压器、光耦、隔离 DC-DC、MOSFET 器件脚到地的爬电路径。典型翻车:OBC/DCDC 产品换 800V 平台,EMC/绝缘认证过不了,检查后发现 PCB 是 400V 设计"直接升压"但走线间距未改。800V 板需在 PCB 制造规格表中明确爬电/间隙目标值,DRC 程序同步更新。