每日复习 — 2026-05-07

本质与导读

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复习题

1. SAR ADC 前端驱动的关键约束是什么?

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来自 ADC 与混合信号设计

充电时间约束:采样电容 C_samp…

充电时间约束:采样电容 C_sample 必须在 t_ACQ 内充电到 N 位精度。公式:t_ACQ ≥ (N+1) × ln(2) × τ ≈ (N+1) × 0.693 × τ,其中 τ = (R_drive + R_series + R_on,sw) × C_sample。对 16 位精度:t_ACQ ≥ 12 × τ。示例:16 位 1 MSPS SAR,C_sample = 30 pF,采样周期 1 μs,t_ACQ = 600 ns(60%)→ τ_max = 50 ns → (R_drive + R_series + R_on,sw) × 30 pF ≤ 50 ns → R_total ≤ 1667 Ω。扣除 R_on,sw ≈ 50 Ω 后,R_drive + R_series ≤ 1617 Ω。常见错误:R_series 选太大(如 10 kΩ)→ τ = 300 ns → 采样不完整 → ENOB 严重下降。


2. 为什么'分割地平面 + 单点连接'是错误做法?

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来自 EMC 与绝缘配合

早期思路是把数字地和模拟地完全分开只…

早期思路是把数字地和模拟地完全分开只在一点连接,希望隔离两种电流。问题:高频时单点连接的电感巨大,回流被迫绕远形成大环路,辐射严重;跨越地分割的信号会辐射。现代推荐:单一地平面 + 布局隔离——整块地平面不分割(保证回流总是最短路径),靠布局让数字器件和模拟器件物理分开,数字开关电流的回流路径天然不穿过模拟区域。用电源分割(而不是地分割)隔离模拟和数字电源。ADC 的 AGND 和 DGND 都接到统一地平面。这比分割 + 单点连接可靠得多,是现代混合信号 PCB 的主流做法。


3. 死区时间为什么会畸变输出波形?怎么补偿?

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来自 FPGA 与数字设计

死区时间期间,输出电压不由占空比指令…

死区时间期间,输出电压不由占空比指令决定,而是由电感电流方向决定。这导致平均输出电压偏离指令值。电压误差 ΔV = t_dead × V_bus × f_sw × sign(I_out)——方向取决于输出电流。对高精度电机控制这是不可接受的噪声源。死区补偿(Dead Time Compensation)算法:软件根据实时测量的相电流方向,动态调整占空比。if (I_out > 0) duty += ΔD_comp; else duty -= ΔD_comp; 其中 ΔD_comp = t_dead × f_sw。必须有快速电流采样。高性能电机控制器(EV 主驱、伺服驱动)几乎都做死区补偿——这是从'能转'到'转得好'的必要步骤。


核心要点速览

半导体器件物理硅限 R_DS(on)·A ∝ BV^2.5 是怎么推导出来的?

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三步推导:(1) 击穿电压 BV ∝…

三步推导:(1) 击穿电压 BV ∝ 1/N_D —— 低掺杂才扛得住高压,因为耗尽区要延伸得更远;(2) 漂移区厚度 W_drift ∝ BV —— 几何上耗尽区需要足够空间容纳;(3) 漂移区电阻 R_drift ∝ W/(q·μ·N_D) ∝ BV × BV = BV² —— 再把迁移率 μ 随掺杂略微下降的二阶效应算进去,最终 R_DS(on)·A ∝ BV^2.5。这是所有高压 Si MOSFET 无法绕开的物理天花板——600V 比 100V 的 R_DS(on) 高 88 倍,1200V 高 500 倍,这就是为什么 1200V Si MOSFET 几乎不存在。


电路仿真工具(Circuit Simulation) — 为什么功率 MOSFET 必须用厂商行为模型?

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BSIM 家族是为 CMOS IC…

BSIM 家族是为 CMOS IC 设计的,对亚微米沟道和小信号优化,对功率器件五个致命缺失:(1) 漂移区(JFET 区)电阻缺失——严重低估 R_DS(on);(2) 非线性 C_gs/C_gd(V_DS) 简化——Miller 平台错误、开关波形失真;(3) C_oss 非线性简化——硬开关损耗低估;(4) 体二极管 Q_rr 缺失——反向恢复完全没建模;(5) 温度相关性简化——热仿真不可信。典型后果:用 Level 1 仿 LLC,效率显示 97% 而实际 94%——按 97% 设计的散热片严重不够。厂商行为模型(Infineon、Wolfspeed、Rohm、ST、onsemi)从真实器件的 I-V / C-V / S 参数测量提取,包含所有关键物理。使用方法:去厂商官网下载 .lib 文件,LTspice 中 .inc 引入,原理图用 X 前缀实例化子电路。