3 vs BSIM vs EKV vs PSP

功率器件L1别名 SPICE MOSFET model · L3 MOSFET · BSIM3 · BSIM4 · PSP · EKV · subcircuit MOSFET相关circuit-simulation mosfet mosfet-soa semiconductor-physics

本质与导读

本质: SPICE MOSFET 模型有两条独立维度——内置模型(L1 长沟道平方律 / L2 短沟道修正 / L3 现代经验式 / BSIM3-4 工业标准 / EKV 反型连续 / PSP 物理基础)给出器件电流-电压关系，子电路模型(.subckt 包装的厂商 .lib)在内置基础上加封装寄生 / 热网络 / 反向恢复 / 雪崩等。功率应用通常用厂商 .subckt 模型而不是裸 BSIM。模型层次决定的不是"准不准"，而是"在什么工况下准 / 什么工况下会算错"——选错层次会让 SOA / 损耗 / 收敛性结果偏几个数量级。

主线坐标:第 5 站 · 逆变器(栅驱 + 功率模块) · ↑ 全景主线

1. 模型家族

SPICE 模型家族多个版本针对不同场景——SPICE Level 1-3 教学、BSIM4 数字 IC、PSP 模拟、HiSIM-HV 高压、EKV 模拟设计。功率器件多用厂商专用 SPICE 模型。

SPICE MOSFET 模型层级 — 解析(level 1/3)/ BSIM / 厂商子电路(Coss(V) 非线性+体二极管 Qrr+Rg+热 RC 网络),精度 vs 收敛/速度权衡

模型	参数量	精度	适用
Level 1 (1968)	～10	极低	教学；粗略验证
Level 2 (1970s)	～30	低	中等精度
Level 3 (1980s)	～40	中	早期 MOSFET IC
BSIM3v3 (1995)	～100	高	亚微米 IC
BSIM4 (2000)	～200	高	亚 100 nm IC
BSIM-CMG (2012+)	～300	高	FinFET
厂商行为模型	变	功率专用	功率电子首选

2. 为什么 BSIM 不适合功率 MOSFET

BSIM 设计目标是数字 IC 的低压 MOSFET——缺失功率器件关键特性(雪崩、SOA、高场迁移率退化)。所以仿真功率开关用 BSIM 失真大,必须用功率专用模型。

特性	BSIM 缺失	后果
漂移区（JFET 区）电阻	不模拟	严重低估 $R D S (o n)$
非线性 $C g d$ ( $V D S$ )	简化	Miller 平台错误、dv/dt 错
$C oss$ 非线性	简化	硬开关损耗低估
体二极管 $Q rr$	基本二极管模型	反向恢复完全错
温度相关性	简化	热仿真不可靠

BSIM 家族是为 CMOS IC 设计的——对亚微米沟道和小信号工作区优化，但缺少功率 MOSFET 的关键物理特性（见上表）。用 BSIM 仿真功率电路的典型后果：

仿真效率 97%，实际 93%
仿真 dv/dt 10 kV/μs，实际 30 kV/μs
仿真开关损耗 5 W，实际 15 W

散热设计按仿真值选型 → 实际运行过热炸管。这种错误极其常见。

3. 厂商行为模型——功率电子的救星

所有主流功率半导体厂商（Infineon、Wolfspeed、Rohm、STMicroelectronics、onsemi）都提供子电路级行为模型（Behavioral Model）：

子电路模型的构成：

.SUBCKT IPW60R040C7 D G S
  * 核心 MOSFET
  M_core D_int G_int S_int S_int nmos_simple L=1u W=100
  
  * 漂移区 (JFET) 电阻
  R_drift D D_int 0.04  
  
  * 非线性 C_gd (电压依赖电容)
  C_gd D G TABLE(V(D,G)={0 5n}, ..., {600 0.05n})
  
  * 非线性 C_oss (近似)
  C_ds D S TABLE(V(D,S)={0 20n}, ..., {600 0.1n})
  
  * 体二极管 + Q_rr
  D_body S D DIODE_MODEL
  ...
  
  * 温度相关性
  .temp ...
.ENDS

这些模型包含了所有 BSIM 缺失的物理，是从真实器件的 S 参数 / C-V / I-V 测量拟合出来的，精度远超通用模型。

4. 实务：如何获取和使用

步骤：

在厂商官网找 "SPICE Model" 或 "Simulation Model"
下载 .lib 或 .mod 文件
在 LTspice 中 include：

.inc IPW60R040C7.lib

- 在电路中实例化
XM1 drain gate source IPW60R040C7

关键：子电路模型通常包含 .SUBCKT 名称（如 IPW60R040C7），在原理图里要用 X 前缀（表示子电路）而不是 M 前缀。

5. 简化 vs 完整模型的选择

仿真模型不是越精细越好——简化模型快但失真,完整模型准但慢。实务原则:概念阶段用简化模型,设计冻结前用完整模型验证。

设计验证 / 拓扑选择：用简化理想开关（SPICE 的 S 开关，或 PSIM） —— 快
详细波形 / 损耗评估：用厂商行为模型 —— 精度最高
教学 / 理解原理：用 Level 1 —— 简单直观

反面教材：用 Level 1 仿真 SiC MOSFET 的开关损耗 → 得到的结果和实际差 3～5×。

功率 MOSFET 仿真必须用厂商行为模型——BSIM 和 Level 1～3 都不适用；去厂商官网下载模型是标准流程。

当仿真问题从“25 °C 下能不能导通”升级到“结温怎样反过来改写导通、反向恢复和开关损耗”时，所谓“完整模型”真正增加的，不是更多参数，而是把热反馈、封装寄生和动态电荷一起拉进同一个求解闭环。AN90034 里的厂商 5 端口电热 MOSFET 模型就是这种完整模型的典型形态：它适合做趋势判断、热反馈下的波形与损耗分析，以及上板前的风险排序；但前提是先把导入方式、热端口语义、验收顺序和有效窗口讲清，否则“模型能跑”并不等于“结论可信”。

5.1 为什么 5 端口模型代表“完整模型”的主力形态

厂商电热模型通常不是按单颗器件零散发放，而是按同一工艺、同一耐压等级的 family 交付。这样做的意义，是让你在同一 test bench 里横向替换同族不同 RDS(on) 挡位或不同封装，而不是每换一颗管子就重建一次原理图。对模型选择来说，这意味着完整模型的价值不只是“更像真器件”，而是它能把同一平台上的器件差异、封装差异和热边界差异放进同一套比较口径里；当任务已经变成热闭环下的波形、损耗或换流风险判断时，这类模型才值得付出更高的求解代价。

5.2 导入方式和热端口各在定义什么边界

在 LTspice 里，这类模型通常以 ZIP 形式交付，symbol 和 library 分开存放。更稳的做法是把 symbol 与原理图放在同一目录，用 .inc 显式包含完整库文件，再把符号默认值 NMOS_5Pin 改成具体子型号名；否则仿真器看到的只是图形占位符，不是真正的电热子电路。导入细节背后其实是在回答另一件事：你到底调用的是哪个 family、哪一颗子型号、哪种封装。

热端口的语义同样不能含糊。Tj 是结温节点，通常按 1 V = 1 °C 解释；Tmb 是器件把热量交给 PCB、底板或散热器的边界端口。前者回答“器件内部现在多热”，后者回答“这股热通过什么外部边界流走”。如果 Tmb 只接固定温度源，你做的是给定环境边界下的自热仿真；如果 Tmb 再往外接热 RC 网络，你做的才是器件、封装、PCB 和散热器一起参与的系统级电热协同。

5.3 为什么静态特性要先做等温验收，再做自热闭环

复现 datasheet 风格的 ID-VGS、RDS(on)-VGS 或 ID-VDS 曲线时，更稳的做法是先关掉自热，再把温度当外部自变量逐点扫描。否则器件会在扫描过程中一边耗散功率一边升温，温度依赖和测试窗口里的自热效应就会被混在同一组曲线里，结果既不能代表等温本征特性，也不能清楚说明真实热边界下的工作点迁移。

工程上可以把三种连接方式分别看成三种问题设定。把 Tj 接固定电压源，相当于直接钉住结温，适合做多温度等温曲线对比；把 Tmb 接固定温度源，相当于给出环境或底板温度，让器件在该热边界下自行升温；把 Tj 与 Tmb 短接，则适合把温度步进和自热反馈拆开，用来复现文档里的特性扫描示例。更本质的顺序是先做 isothermal characterization，确认模型有没有把温度相关本征特性写对；再做 electrothermal closure，确认这个工作点会不会因为自热跑进另一个工作区。

5.4 动态验收为什么要把第三象限、击穿区和门电荷分开看

只把 VGS(th)、RDS(on) 和常温输出曲线对上，还不足以说明一份模型能支撑半桥换流判断。第三象限反向导通决定同步整流、死区损耗和再次开通时的换流峰值，因此应单独扫一组负向 VDS 曲线，把 VGS = 0 V 的体二极管续流与正 VGS 下的反向沟道导通分开看；否则模型会系统性算错同步整流效率和最优死区。击穿边界也不能只看一个名义 BVDSS，而应把 IDSS、击穿拐点和 avalanche slope resistance 一起看：线性坐标用来找雪崩区斜率，对数坐标用来看高温下漏电是否在击穿前就提前抬升。

门极动态则最好分成两套任务。Ciss、Coss 和 Crss 的偏置扫描，回答的是电荷如何随 VDS 重新分配；恒流灌栅得到的 Qg 曲线，回答的是这些电荷在真实开通过程里怎样被灌进去。更稳的顺序是先验 C-V 曲线的形状和拐点，再用

Q = I G \cdot t

把恒流灌栅的时间轴换成电荷轴，确认 QGS、QGD 和 Miller 平台位置，最后再把这些结果放回具体拓扑里判断驱动电流、开关时间和损耗。电容曲线对了，不等于平台位置、QGD 区间长度和温度引起的平台漂移就一定对了。

5.5 为什么 $Q rr$ 、封装寄生和 datasheet 对比会把人带偏

对功率 MOSFET 来说， $Q rr$ 不是脱离换流回路后的固定器件常数，而是器件、封装、布局和测试夹具共同产物。PCB 杂散电感、去耦位置和换流路径长度都会改写恢复电流尖峰、恢复时间和恢复电荷面积，因此当问题是 turn-on stress、恢复尖峰或 EMI 趋势时，仿真就应回到双脉冲 test bench，把主功率环、去耦和寄生电感一起建进去，而不是对着 datasheet 的名义 $Q rr$ 做单点代换。

同样的逻辑也适用于封装寄生和 datasheet 对比。die 决定本征开关能力，package 决定高频回路阻抗，PCB 决定这些寄生最终怎样被系统放大或钝化；若模型里只保留理想化 die 行为，把 clip、lead frame 和 solder interconnect 的寄生都抹平，得到的波形通常会比真实硬件更干净。另一方面，厂商电热模型常更接近 family 的 mean device，datasheet 常给的是 typical device，两者天然不必逐点重合；再加上 output characteristic 或 diode-forward characteristic 这类测试本身会带入脉冲自热，曲线不完全贴合也不一定说明模型错了。更稳的顺序是先问测试夹具和寄生是否一致，再问统计口径和自热口径是否一致，最后才回头质疑模型参数本身。

5.6 什么时候模型能跑也不能当成模型已被验证

电热黑盒把非线性电容、自热反馈和寄生网络绑在一起，本来就比普通三端 MOS 模型更容易逼近 SPICE 的收敛边缘。排查时应先处理边界条件，而不是一上来就怪求解器：若某个由电流源驱动的节点可能漂浮，可先并一个很大的泄放电阻给它提供极弱但明确的直流参考路径；若问题本身就是大电流强非线性开关回路，适度调整 tolerance 往往比死守默认容差更工程化；若 LTspice 默认求解器仍不稳定，再把 alternate solver 当成标准排查步骤。多数“收敛问题”最终都还是边界条件没写清。

更关键的边界来自厂商给出的 validity range。对这类 5 端口电热模型，至少要先确认下面几件事：

静态与转移特性的公开验证窗口通常集中在低压扫描区，温度范围约为 -55 °C 到 175 °C，它服务的是该产品族的已验收区间，不是所有功率 MOSFET 的通用扫描法。
VSDS 和 BVDSS 的比较前提通常是电流不超过 pulsed drain current limit，因此第三象限和击穿区虽然被建模了，但仍建立在受控脉冲测试边界内。
Qg 与电容曲线可以覆盖 full datasheet voltage range，但这类模型往往没有把它们的温度依赖继续展开验收，所以更适合回答偏置相关的电荷分布问题，不适合直接当成所有温度下都等价精确的动态真值。
$Q rr$ 的公开有效窗口通常绑定在特定 VDS 条件下，且未必继续展开温度依赖，因此超出该测试口径以后仍要靠双脉冲实测或更细模型补签收。
热阻抗常采用 datasheet worst case value，更适合做保守热闭环估计，而不是替代专门的封装热提取。
$I GSS$ 这类门极漏电机制若未被建模，那么极弱偏置、超高温静态绝缘边界或 gate leakage 本身就不应由这份模型回答。

因此，这类模型最适合做的是前期器件趋势比较、带热反馈的波形与损耗判断，以及上板前的 EMI 风险排序；若目标已经变成量产极限、漏电尾部、超窗偏置或最终 sign-off，就必须回到 datasheet limit、实测和版级寄生校准，不能把“仿真有波形”误读成“模型已签核”。

5.7 为什么厂商模型的统计口径决定了 nominal 不能代替 worst-case 验证

厂商功率 MOSFET SPICE 模型通常不是“最差件模型”，也不是你手上那颗样品的逐点数字孪生。它更像是从一批量测样品里抽出的代表性行为模型，要在转移特性、体二极管、门极电荷、封装寄生和典型动态趋势之间维持整体可用，而不是把 datasheet 上每一条 typ/max 曲线同时精确复刻。只要先把它误读成 worst-case 真值，后面的热态 margin、瞬态峰值和量产边界判断就会系统性失焦。

更稳的验收顺序，是先把模型口径分成统计、温度和验证三层，再决定它到底能回答什么问题：

统计口径：多数厂商模型更接近 production distribution 的 typical 或 mean 行为，而不是极端 corner。有些模型会把 $R D S (o n)$ 刻意放到接近 datasheet 上限的位置，同时尽量保住 $Q g$ 、转移特性和开关斜率的典型吻合度；因此“导通电阻偏保守、动态仍像典型件”往往是提取策略，不必立刻判成模型错误。
温度口径：若模型没有显式电热闭环，它最可靠的窗口通常仍在 $T j = 25^{\circ} C$ 附近。只要问题已经转向热态 $R D S (o n)$ 、热态 $V t h$ 、反向恢复或热态损耗，就应改用电热模型，或把温度系数与外部热网络补回同一张网表。
验证口径：仿真曲线与 datasheet 或实测不重合，常见原因先是统计样本不同、测试夹具不同，或 datasheet 曲线本身带着脉冲自热、探头寄生和特定回路条件。先把这些口径对齐，再回头质疑模型参数，效率更高，也更接近真实工程流程。

当任务从趋势判断升级到 design validation 时，单一 nominal 仿真就不够了。更稳的顺序是先做 deterministic corner 和 tolerance stack，再做 Monte Carlo，把器件离散、外部 R_G、母线电压、寄生参数和负载变化一起带进系统级波形与损耗评估。换句话说，厂商 MOSFET SPICE 模型最擅长回答的是趋势和相对比较；一旦目标变成最坏瞬态、热态 margin 或量产边界，它就必须和角点分析、统计分布以及实测波形一起闭环。

6. 厂商模型缺失时的中间层：SiC MOSFET 动态电热 ABM 宏模型

当量产 sign-off 需要真实损耗、EMI 和极限 corner 时，首选仍是厂商 .lib/.subckt 或实测校准模型；但在厂商黑盒不可得、或者需要先把开关波形拆回物理因果链时，工程上仍需要一个比理想开关更真实、又比完整行为模型更容易收敛和解释的中间层。以 Cree C2M0025120D 为例的 SiC MOSFET 动态电热 ABM 宏模型就属于这种折中：它保留 MOS Level 1 作为静态导通骨架，再把结温相关的导通特性和端口电容的非线性动态行为接回 SPICE 子电路，让普通 PSpice / OrCAD 也能复现 Miller 平台、dV/dt、栅极电荷和自热耦合的主导机制。

6.1 为什么驱动设计要盯栅极电荷链，而不是一个固定 `Ciss`

对高压 SiC MOSFET，驱动难度的关键不是某个静态输入电容数值，而是开通过程里电荷如何在三个端口电容之间重分配。datasheet 常用的 $C i ss = C g d + C g s$ 、 $C oss = C d s + C g d$ 、 $C rss = C g d$ 只是观测口径；真正决定波形的是 Cgs 负责把栅压推到阈值，Cgd 在 Miller 平台把漏压变化反耦合回栅极，Cds 则补齐输出电容里不属于 Miller 的那一部分。因此驱动器看到的不是一个常数 Ciss，而是一条随工况切换的电荷链。

同一条逻辑也解释了为什么 Qg 曲线比单纯的 C-V 曲线更适合驱动设计。QGS 决定沟道建立前要先付出的充电成本，QGD 决定漏压下降阶段要在 Miller 平台停留多久，QG 则对应整个栅极从 0 充到目标驱动电压的总成本。若栅极电流可近似看成固定，那么平台持续时间主要受 $QG D / I G$ 控制，所以 QGD 往往比名义 Ciss 更直接决定开关损耗和 dV/dt。

6.2 如何把 $C g d (V D S)$ 的强非线性压缩成可收敛子电路

这种 ABM 宏模型的重点不是把所有寄生电容都做成同样复杂的连续非线性器件，而是承认 Cgd 对 VDS 的依赖最强，因此把主要复杂度集中花在 Miller 支路上。一个实用的压缩办法是用高压端和低压端两段 Cgd，再配一个由 VDS 驱动的平滑切换控制量，让模型在漏压下降时逐步把低压大 Cgd 接入，而不是瞬间跳变。这样做牺牲了部分连续性上的优雅，却换来了普通 SPICE 更容易收敛，而且不会丢掉决定平台长度和 dV/dt 的主因果。

元件	物理对象	职责
`C1` / `C2`	低压端 / 高压端 $C g d$	近似 $C g d (V D S)$ 的两段式变化
`C3` / `C6`	$C g s$ / $C d s$ 基线	补齐 $C i ss$ 与 $C oss$ 的非 Miller 部分
`E1` / `E2`	受 `VDS` 控制的平滑切换源	决定 `C1` 何时逐步接入

从波形角度看，它真正要复现的是一条分段清楚的开通骨架：先给阈值前电荷蓄能，再建立沟道并把电流接管过来，随后在 VDS 初降阶段经历一个较短而陡的早期 Miller 平台，最后随着 Cgd 在低 VDS 区迅速抬升，平台被进一步拉长并进入低压欧姆区。这里最关键的转折不是器件开始导通本身，而是 VDS 下落到 Cgd 非线性开始主导的那一刻。

6.3 参数应从 datasheet 反推，再用波形闭环验证

这类模型不能只靠一条直流 I-V 曲线拍脑袋定参，更合理的顺序是把 datasheet 当成可反演的实验数据。静态层先用输出特性、转移特性和不同 Tj 下的曲线拟合温度相关导通行为；动态层再从 Ciss、Coss、Crss 对 VDS 的曲线读出高压端和低压端的关键拐点，先定 C1/C2/C3/C6 的数量级；最后用 Qg 曲线识别 QGS、QGD、平台电压和末端栅压，把受控源的切换节奏调到与真实器件一致。

验证顺序也应保持同样的因果链：先对齐 C-V 曲线，再对齐感性负载下的开关波形。原因是 Miller 平台和 dV/dt 的误差往往从 $C g d (V D S)$ 开始累积；如果端口电容一开始就没对上，后面的瞬态波形即使偶然看起来像，也往往只是参数相互抵消后的假吻合。

6.4 它适合做解释和早期比选，不适合直接做最终签核

把这种 SiC 电热 ABM 宏模型放回本页的工具地图里，它的价值不在于替代厂商模型，而在于提供一个黑盒缺失时仍然可用、而且因果清楚的中间层。它特别适合三类任务：只有 datasheet 没有现成 .subckt 时，先看 Rg、驱动电流、Miller 平台和 dV/dt 的一阶敏感度；方案早期比选时，用比理想开关更真实、又比完整黑盒更容易读懂和改动的器件子电路做教学或原型验证；或者需要把自热对静态导通的影响，与 Cgd(VDS) 对动态平台的影响拆开看。

反过来说，它不应直接承担最终损耗 sign-off、EMI sign-off 或极限可靠性判断。这些场景不仅要求 Qg 和 $C g d (V D S)$ 对得上，还要求封装寄生、布局回路、电热网络、反向恢复和极端 corner 都已经按实物校准。把这条边界守住，ABM 宏模型才会是工程解释工具，而不是制造虚假确定性的准精确模型。

6.5 没有厂商 `.subckt` 时，如何从 datasheet 搭出第一版模型

当手上只有 datasheet、既没有厂商黑盒模型，也还拿不到双脉冲实测时，最危险的捷径，是直接拿 Ciss、Qg 或标称 $R D S (o n)$ 拼一个理想化开关，再把跑出来的 t_r/t_f 误读成器件本征速度。更稳的顺序，是先把 datasheet 的观测口径翻译成模型状态量，再按“静态导通骨架 → 电荷链 → switching bench”的次序逐层锁参；这样得到的模型未必足够做 sign-off，但至少不会一开始就把测试夹具误认成器件物理。

datasheet 里的很多“参数”其实只是测试窗口。 $C rss$ 对应的是 $C g d$ 的观测口径，t_d(on)、t_r、t_d(off)、t_f 也只是示波器上的时间窗，而不是模型里天然存在的四个独立常数。这意味着 t_d(on) 与 t_d(off) 主要暴露阈值、电荷分配和 gate current，t_r 与 t_f 则更直接暴露 Miller 平台和回路电流路径；若一上来就用这些时间窗倒推全部器件物理，通常只能做出“波形像了、机制错了”的假吻合。

以 CREE CMF10120D 为例，第一步应先用 transfer curve 和 output curve 锁住静态导通骨架，而不是先调瞬态波形。若用长沟道一阶近似

I D \approx K (V GS - V t h)^{2}

并从 transfer curve 选两点反解，可得

V t h = \frac{V GS 1 I D 2 - V GS 2 I D 1}{I D 2 - I D 1}, K = \frac{I D 1}{( V GS 1 - V t h ) ^{2}}

文中的取点是 $I D 1 = 5 A, V GS 1 = 8.25 V$ 与 $I D 2 = 25 A, V GS 2 = 12.75 V$ ，反推出 $V t h \approx 4.60 V$ 、 $K \approx 0.377 A / V^{2}$ 。同一层里，\lambda 也应从 output curve 反推，而不是随手给一个经验值；若在同一 $V GS$ 下取两组 $(V D S, I D)$ 做一阶线性化，可得

λ = \frac{I D 2 - I D 1}{I D 1 V D S 2 - I D 2 V D S 1}

该案例约为 $λ \approx 0.0881/ V$ 。这组参数的意义，不是宣称器件会严格服从理想平方律，而是先把阈值、跨导和高压区斜率放到同一张网表里；否则后面的平台电压、gate current 预算和损耗估算都会一起漂。

静态骨架锁住后，第二步才是把 datasheet 的电容口径翻回三端寄生链：

C g s = C i ss - C rss, C g d = C rss, C d s = C oss - C rss

按案例所取偏置点，可先得到 $C g s \approx 920.5 pF$ 、 $C g d \approx 7.5 pF$ 、 $C d s \approx 55.5 pF$ 的第一版起点。这里真正关键的不是某个静态 Ciss 数字，而是 $C rss$ 决定了 Miller 平台有多长、dV/dt 会怎样反耦合回 gate；因此 driver 电流预算也更适合回到电荷口径：

t \approx \frac{Q}{I G}, I G \approx \frac{Q g}{t s w}

也就是说，这类模型真正要先回答的是“电荷怎样被搬运”，而不是“名义输入电容有多大”。

6.6 为什么 `CMF10120D` 案例说明“像 datasheet”与“切换更快”不是一回事

把 $V t h$ 、K、\lambda 和三端电容都定完后，模型仍不能算签收，因为 resistive bench 与 inductive bench 验的是两类不同错误。前者主要检查 datasheet 时间窗有没有被正确翻译成静态导通与开关延时，后者才真正把 Miller 平台、续流路径、第三象限和电压尖峰一起拉进来。若只看一组“好看”的 transient，就很容易让参数互相抵消，把错误物理藏起来。

在 resistive bench 下，案例中的提取模型已经能把 datasheet 口径和原始 CREE 模型拉回同一数量级：I_D=10 A、 $V GS = 20 V$ 左右回看的 $R D S (o n)$ 约为 180 mΩ，与器件标称 160 mΩ 至少没有偏出量级；四个时间窗里，t_d(on) 约 9 ns 对 8.8 ns、t_d(off) 约 33.5 ns 对 38 ns、t_f 约 23.5 ns 对 21 ns，说明静态骨架与 gate-charge 节奏已经基本对齐。t_r 仍有 22 ns 对 34 ns 的偏差，则正好提醒这类模型仍只是第一版，而不是逐点复刻。

到了 inductive bench，判断口径就变了。感性关断时真正把 $V D S$ 顶起来的，往往是电感储能在寻找回路，所以 freewheel path、Schottky 和 body diode 都必须显式进模型；如果这些路径缺失，看到的 drain spike 首先是在暴露 test bench 定义不完整，而不是在证明器件本身更差。案例里更简化的 switching model 用理想 MOSFET 加并联二极管表示主开关与续流路径，因而给出了更快的感性切换结果，例如 t_d(off) 从提取模型的 66.4 ns 压到 6.3 ns；但它同时把 $R D S (o n)$ 拉高到约 262 mΩ，也把 Miller 平台、第三象限和高压区调制的一部分物理一起压缩掉了。换句话说，切换更快并不自动等于更真实，它往往只是说明模型层级更轻、回答的问题更窄。

因此，这个案例最值得带走的工程判断不是某一个数字，而是签收顺序：先让 transfer/output curve 决定静态导通骨架，再让 $C rss$ 与 Qg 决定 Miller 平台和 driver 电流预算，最后分别用 resistive bench 和 inductive bench 签收时间窗与换流路径。只要任务已经升级到 EMI、短路、SOA 或量产 sign-off，就必须再把封装与母线寄生、温度相关非线性电容、实际布局回路和双脉冲实测一起拉回来闭环；datasheet 反推模型擅长的是建立可解释的第一版，不是替代最终签核。

7. 为什么 SiC 紧凑模型不能只把硅 MOSFET 换一组参数

当问题只停留在室温静态曲线时，经验 ABM 往往已经够用；但一旦要判断高压输出特性、短路平台电流、开关损耗或自热，SiC 的主导误差链就不再只有沟道一条。界面陷阱会先吞掉反型层电荷，高漏压会把漂移区电阻从近似常数推成强非线性量，自热又会同时推动这两条链继续漂移。因此，SiC 的 compact model 不能只是把硅 MOSFET 的参数换一套数值，而必须把电、热和高场效应一起闭合在电路级。这类模型的定位，正好处在 TCAD 和厂商黑盒子电路之间：它不追求器件内部物理最完整，但要求端口电流、饱和拐点和热反馈的主因果链不能失真。

7.1 界面陷阱为什么必须进入有效栅压和跨导主方程

SiC 和硅器件的第一个本质差异，是栅压建立出来的总电荷并不会全部变成可导电的反型层电荷。在 $S i O_{2}$ /SiC 界面，陷阱会先占掉一部分电荷，所以沟道里真正可用的电子面电荷更接近

σ_{n} = C o x (V GS - V t h) - σ_{i t}

工程上更好用的写法，是把这部分陷阱效应压缩成一个有效栅压 $V g e ff$ ，使反型层电荷写成 $σ_{n} = C o x V g e ff$ 。这条处理的意义很直接：对 SiC 来说，额外栅压不是无条件换来更大沟道电流，而是先要“偿还”一笔界面陷阱电荷的税。结果就是低过驱区的跨导比硅 MOSFET 更迟钝，而且温度变化时， $g m$ 、 $V t h$ 和导通电流会一起漂移。

更关键的是，SiC 的迁移率也被同一批界面电荷牵着走。低栅压区，陷阱被逐步屏蔽后，迁移率会先改善；高栅压区，电子被更强地压向粗糙界面，表面粗糙散射又会把迁移率拉下来。因此，SiC 的跨导模型不该照搬硅器件那种单调退化的直觉，而要允许“先恢复、后退化”的非单调行为。对驱动设计而言，这直接决定了把 $V GS$ 从 15 V 拉到 18 V 后收益何时开始变钝，也决定了高温短路时饱和电流还能被推到多高。

7.2 为什么高压区必须显式写漂移区分压，而不是只调沟道长度调制

高压 SiC MOSFET 的第二个关键差异，是外部加上的 $V D S$ 并不会主要都落在沟道上。随着漏压升高， $p$ -body 与漂移区之间的耗尽层会继续向内扩展，JFET 收窄效应会把实际通流面积越挤越小；与此同时，高场迁移率退化和速度饱和又会把电子漂移能力继续压低。所以，漂移区不能再被粗暴近似成一个常值电阻，而应至少压缩成“收窄区 + 未收窄区”两段可变电阻。

R d = R d 1 (l 1, A 1, μ_{n 1}) + R d 2 (L - l 1, A, μ_{n 2})

这里 $l 1$ 表示受收窄主导的有效长度， $A 1$ 表示被耗尽层挤窄后的有效通流面积。对外部端口最重要的后果，不是中间量本身，而是内部沟道实际承受的漏源电压已经变成

V d s, in t = V D S, e x t - V R d

也就是说，外部 $V D S$ 升高时，越来越多的电压会先掉在漂移区，而不是继续等比例落到沟道上。这会把器件从线性区过渡到饱和区的拐点整体推向更高的外部电压，也会让高压区的 $I D$ - $V D S$ 曲线、DESAT 阈值、短路平台电流和开关损耗一起变得比“固定 $R D S (o n)$ + 理想沟道”直觉更复杂。

7.3 为什么热网络、非线性电容和封装寄生必须在同一子电路里闭合

如果模型只在静态 $I$ - $V$ 曲线上拟合得很好，却把热和电荷动态放在仿真外部手工补偿，那么 SiC 最重要的反馈链其实是断开的。硬开关感性负载和短路场景都发生在高 $V D S$ 、大 $I D$ 和快速温升同时出现的区间；此时界面陷阱、漂移区分压、偏置相关电容和结温必须互相看得见，模型才有资格拿来判断开关能量和热预算。

因此，这类紧凑模型通常会带热端口，并把偏置相关电容做成电荷守恒的压缩实现；瞬时损耗则直接作为热网络的输入：

Pl oss = k \sum v kik

热网络节点上的“电压”对应温升，再与环境温度叠加得到器件内部工作温度。这样一来，高温会立即反过来改写沟道迁移率、漂移区电阻和阈值相关量，形成真正的电热闭环。若这一步被省掉，模型往往还能解释室温 transfer curve，却会系统性低估高温导通电阻、硬开关损耗和短路热应力。

7.4 这种模型该怎么验收，它的边界又在哪里

这类 SiC 模型的验收标准，不是先看示波器截图像不像，而是先看它能不能在宽电压、宽温度范围内，把决定系统判断的主导现象保持正确。更稳妥的校验顺序，是先看静态转移与输出特性，再看 $R o n (T)$ ，最后落回带寄生参数的硬开关波形。

校验对象	应对上的主现象	工程意义
转移特性	$V GS$ 提升时电流增长同时受界面陷阱和迁移率限制	说明它不是把 SiC 当成“只换参数的硅 MOSFET”
输出特性与 $R o n (T)$	高温、高漏压下饱和拐点和导通电阻一起漂移	说明它能支撑电热联合迭代
硬开关波形	主斜率、Miller 平台和主要损耗量级吻合	说明它能用于开关损耗和短路热预算初判

对这类模型，主开关斜率对得上，通常比 MHz 级振铃逐峰重合更重要。后者更多取决于封装、母排、夹具和探头的寄生提取是否完整，而不是器件本体主方程有没有完全失效。因此，它更适合用来比较不同门极电阻、寄生假设和热边界条件下的性能与鲁棒性差异，也适合在拿不到可信厂商子电路时保住 SiC 的主导物理因果链；但它不适合单独承担最终 EMI 结论、逐峰振铃追责或 sign-off 级模型替代。

对本页的方法论来说，可以把它压缩成一条审查规则：凡是声称能仿真 SiC 功率 MOSFET 的 compact model，如果没有把界面陷阱、可变漂移区电阻和热反馈至少以压缩形式写进主方程，它大概率只能拟合静态曲线，不能可靠支撑系统级开关判断。

8. LTspice 平均电热寿命模型：为什么寿命估算必须回到同一张网表

把寿命评估拆成“先电路仿真、再热循环计数、最后寿命外推”的三段式流程，最大的问题不是工具多，而是老化不会实时回写到器件参数：电路里跑的是新器件，寿命报告却在讨论已经退化的器件。对长期 mission profile 而言，这会把损耗、温升、性能漂移和寿命消耗硬生生拆开。平均电热老化模型的价值，正是在 LTspice 里用同一个状态链把这四件事重新闭合起来。

8.1 为什么普通电热仿真还不等于寿命仿真

大多数电热联合仿真已经能给出 $T j (t)$ ，但主链仍是“先仿真、后统计”：先导出温度轨迹，再离线做 rainflow 或脚本计数，最后用 Coffin-Manson 与 Miner 法累计损伤。这样做的结构性缺口有两个。第一，老化参数没有在线进入器件模型，因此器件越老、 $R D S (o n)$ 越高、损耗越大这条反馈链不会回到仿真本体里。第二，电路平台与寿命算法分离后，很难在同一条长期负载谱上同时观察波形、结温、老化变量和剩余寿命。换句话说，普通电热仿真能回答“现在有多热”，却不一定能回答“变老以后会不会更热，以及这会把寿命再拉短多少”。

8.2 为什么用 $R D S (o n)$ 把电、热、老化闭成一个反馈环

对离散 MOSFET 而言， $R D S (o n)$ 同时满足三个条件：它对结温敏感、对老化敏感，而且本来就直接进入导通损耗计算。因此它比单独追踪热阻或经验寿命因子更适合作为公共状态变量。模型的核心写法是把温度修正和老化增量同时折进同一个导通电阻：

R D S (o n) = (R ini t + Δ R D S (o n)) (1 + \frac{α ( T j - 2 5 ^{\circ} C )}{100})

一旦器件变热或变老， $R D S (o n)$ 就会上升；而 $R D S (o n)$ 一上升，导通损耗也会继续抬高：

P co n d = im, r m s^{2} \cdot R D S (o n) \cdot D

这样，电气子模块给出平均应力，热网络把损耗积分成结温，老化模块再把结温历史回写成 $Δ R D S (o n)$ ，电、热、老化就不再是三个串行工具，而是一条闭环状态链。

8.3 为什么 averaged model 比 switched model 更适合十年级 mission profile

这类模型的关键取舍不是“画得更粗”，而是主动承认长期寿命问题不需要追每一次开通、关断和寄生振铃。作者用 averaged model 代替逐周期 switched model，把开关损耗压缩成平均功率注入热网络，从而把时间尺度从纳秒到微秒的瞬态，提升到小时到年的负载谱与环境谱。这样保留下来的，正是长期可靠性最关心的量：平均电流、平均损耗、结温摆幅和退化趋势；被主动丢掉的，则是单次瞬态的细节。工程上应把它理解成分层分工：详细开关模型负责把寄生、驱动和损耗口径校清，平均电热模型负责把多年 mission profile 的寿命逻辑跑通。

8.4 老化更新链该怎么写，为什么 stress accumulation 比逐工况重拟合更稳

把老化放回 LTspice 以后，还要解决“跨应力工况怎样复用”的问题。若每个热应力点都重新拟合一组指数参数，单点复现实验会很准，但 mission profile 一旦切换负载和环境，模型就必须不断换参数。一个更可操作的折中，是固定老化初值的量级，只让斜率随该应力下的允许循环数变化：

Δ R D S (o n) = α e^{βt}, β = \frac{ln ( Δ R D S ( o n ) , l im ) - ln ( α )}{N f}

另一条更适合长期任务的写法，是先累计热应力，再把应力映射成导通电阻漂移：

Q = i \sum \frac{N i}{N f}, Δ R D S (o n) \propto R ini t \cdot Q

前一种更像“逐工况退化曲线”的压缩版，后一种更像“跨工况损伤账本”。如果目标是复现实验台架上某一个高应力点的退化波形，逐工况拟合通常更贴近原始数据；如果目标是把不同负载片段、不同环境温度拼成一条长期 mission profile，则 stress accumulation 更稳，因为它不要求每次工况切换都重新换一套老化曲线。

8.5 这种模型的验证结论和工程边界在哪里

随机长期负载谱的验证最能说明这类模型的价值：老化反馈不是寿命后处理里的小修正，而会继续改写损耗、结温和系统性能。文中的结果表明，如果始终按“新器件”参数计算，寿命大约还能维持到 13 年；把 $Δ R D S (o n)$ 在线回写以后，导通损耗和结温会一起抬升，寿命终点会提前到约 9.7 年。这说明 averaged electro-thermal aging model 真正回答的是“长期任务会怎样把器件一路推向失效”，而不是“某一次开通瞬态是否安全”。

适合：高频变换器的长期 mission profile、热循环寿命趋势、冷却方案与控制策略对寿命的影响、维护周期和架构比较。
不适合：纳秒级寄生振铃、短路或雪崩瞬态、样本间制造离散、最终安全签核。
方法边界：在线实现通常采用 half-cycle thermal counting，而不是离线 rainflow；换来的是单仿真器闭环和高速度，不是对每一条不规则温度历史的最优统计精度。

因此，这类模型不应被当成“既快又全”的万能替代品。它更准确的定位，是在详细开关模型之后，承担长期寿命筛选、架构比较和维护策略评估这一层任务。

如果把电路仿真、热循环统计和寿命外推拆到不同工具里，老化就只会停留在报告末尾，无法反过来抬高损耗和结温。LTspice 平均电热寿命模型的价值，不是更像逐开关波形，而是把电、热、老化重新放回同一张网表，让任务谱、健康状态和性能漂移在仿真过程中互相回写。

核心要点

SPICE 内置 L1 长沟道平方律最快但短沟道场景失真大；L3 在 SiC / GaN 时代仍很常用，因为容易调；BSIM 是工业标准但对功率器件支持弱。
功率器件首选厂商 subcircuit 模型(.subckt + .lib)：内置基础模型外加封装寄生 / 热网络 / 反向恢复 / 共源电感 / 雪崩边界。
4 端口标准模型不够，5 端口或 7 端口 subcircuit 是看到 hottest-cell 温度、SOA 限制、共源电感效应的必要前提。
收敛失败的常见根因：阶跃过陡 → PWL 平滑边沿；开关频率与时间步不匹配 → 缩 maxstep；模型自身不收敛 → 换层次或加 RELTOL / ABSTOL。
不要把 datasheet 默认 .lib 直接当作"全工况都对"——查模型 valid range（ $V D S$ / $I D$ / $T j$ 范围），超出区域用插值不可靠。

Cross-references

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topic-circuit-simulation — 仿真工具家族 hub(本页拆自其 §5)
topic-mosfet — 真实 MOSFET 物理参数读法
topic-mosfet-soa — IMAPS 2013 SOA wrapper(基于本页 5 端口子电路)
topic-semiconductor-physics — BSIM / EKV / PSP 背后的器件物理