Flying Capacitor Multi-Level Buck (FCML)

功率级L1别名 Flying Capacitor Buck · FCML · 3-Level Buck · Multi-Level Buck · Hybrid SC Buck · 飞跨电容 Buck · 多电平 Buck · 更新 2026-07-09

本质与导读

本质 FCML 用一个悬浮的飞跨电容把高压母线在开关单元内部劈成两半:飞跨电容被控制在 $V c f l y = V in /2$ ,于是开关节点只在 ${0, V in /2, V in}$ 三个电平间跳,每个 MOSFET 只承受 $V in / (N - 1)$ 的电压应力,电感看到的电压 step 减半、上下两个半桥 180° 交错让电感看到的等效频率翻到 $(N - 1) f s w$ 。电压减半 × 频率倍增两个杠杆叠乘,让电感在同等纹波下缩小 $(N - 1)^{2}$ 倍(3-Level 即 4 倍)。硬约束只有一条:飞跨电容电压必须稳在 $V in /2$ ——偏了,三电平坍缩成两电平、器件过压。这就是 48V→1V CPU/GPU VR、数据中心 48V 母线、800V EV 辅助 DC-DC 的现代主流拓扑。

主线坐标:旁支 · 低压控制域 · ↑ 全景主线

1. 为什么需要多电平 Buck

高转换比是所有这一切的起点。当 Vin 远大于 Vout(48V→1V、800V→48V),传统 2-Level 同步 Buck 会同时被三件事卡死,而这三件事都根源于"整条母线压全落在一对开关上"。

1.1 传统 2-Level Buck 在高 Vin 下的三重瓶颈

拿 48V→1V CPU VR(典型场景)来量化 2-Level Buck 的困境:

占空比太小: $D = V o u t / V in = 1/48 \approx 0.021$ ,MOSFET 每周期只导通约 2%,受最小导通时间 tonmin 和比较器传播延迟限制,极难精确调节(见 Buck §10 最小导通时间限)。
器件全压应力:高侧管承受 $V d s = V in = 48 V$ ,须选 80V MOSFET,而 $R d so n$ 随耐压近似按 $V^{2 \sim 2.5}$ 恶化——高压器件既贵又费。
电感巨大:电感看到的电压 step 是整个 Vin=48V,纹波 $Δ i L = V o u t (1 - D) / (L f s w) \approx V o u t / (L f s w)$ (注意近似到 $V o u t$ 不是 $V in$ ;等价 $V in D (1 - D) / (L f s w)$ );要压住纹波就得堆电感体积。

结果是整机效率被拖到 88–90%,还伴随巨大无源件。传统解法是先用一级 48V→12V 中间母线、再 12V→1V(Intel VR13 的 D=0.083 仍偏小),两级级联换来可控占空比,代价是多一级功率变换。

1.2 FCML 的解决思路 — 把高压劈成两半

FCML 不加中间母线,而是在开关单元内部用一个飞跨电容把 Vin 劈成两个 Vin/2 段轮流切换。以 48V→1V 为例,飞跨电容稳在 24V:

每个 MOSFET 只承受 $V in /2 = 24 V$ → 用 30V/40V 器件(低 $R d so n$ 、开关损耗低)。
电感看到的开关幅值是 Vin/2=24V(不再是 48V)→ 电感电压 step 减半。
上下半桥 180° 交错,电感看到的等效频率翻倍 → 再省一档。
两个杠杆叠乘 → 电感在同等纹波下缩 $2^{2} = 4$ 倍。

这正是 TI SDAA195 归纳的核心:"peak-to-peak current 减少 75%,因为电感看到的频率翻倍、施加电压减半"(SDAA195 §3.2.1,Fig 3-4)。

2. FCML 拓扑与积木

FCML 的关键创新是把电压应力均分到多个 MOSFET,并用飞跨电容把电感看到的电压 step 减半。下图把 3-Level FCML 与传统 2-Level Buck 并排,展示拓扑差异与应力收益:

3-Level FCML vs 2-Level Buck — Vds 应力 1/(N-1),电感小 (N-1)^2

2.1 3-Level FCML 结构

3-Level FCML 在传统半桥之外多加一对 MOSFET 和一个飞跨电容,构成一个 4 MOSFET + 1 飞跨电容 + 1 电感的标准开关单元(switching cell)。对照 TI SDAA195 Fig 2-1 的命名(S1 顶、S2、S3、S4 底):

4 MOSFET:S1(顶)、S2、S3、S4(底),串成一列跨在 Vin 两端。
1 飞跨电容 Cfly:接在 S1-S2 中点与 S3-S4 中点之间。
1 电感 L:从 S2-S3 中点(开关节点 Vsw)接到输出。

互补规则是安全底线:S1 与 S4 互补、S2 与 S3 互补(SDAA195 §2.1)。若 S1、S4 同时导通会短路 Vin;若 S2、S3 同时导通会短路飞跨电容——两者都造成 S2/S3 或 S1/S4 严重过流加过压。两个互补对之间再错开 180°,这是等效频率倍增的来源。

2.2 N-Level 通用化

FCML 可推广到任意 N 电平。规律是:器件数 $2 (N - 1)$ 、飞跨电容数 $N - 2$ 、电压应力 $V in / (N - 1)$ 、等效频率 $(N - 1) f s w$ ,电感在同等纹波下缩 $(N - 1)^{2}$ 倍。N 越大省得越多,但飞跨电容数量与平衡控制复杂度同步增长:

N	MOSFETs $2 (N - 1)$	Flying Caps $N - 2$	$V d s$ 应力	等效频率	电感小	应用
2	2	0	$V in$	$f s w$	1×	传统 Buck
3	4	1	$V in /2$	$2 f s w$	4×	48V→1V CPU VR
4	6	2	$V in /3$	$3 f s w$	9×	48V→0.8V GPU VR
5	8	3	$V in /4$	$4 f s w$	16×	800V→48V EV DCDC
6	10	4	$V in /5$	$5 f s w$	25×	极高比

关键认知:N 越大收益越大,但飞跨电容各自要独立平衡到 $k V in / (N - 1)$ 、平衡控制越复杂。现代量产实操落在 N=3–5,平衡复杂度与收益折中——3-Level 是绝对主流。

3. 4 种开关状态与三电平的由来

三电平不是凭空来的,而是 4 个开关(2 个互补对)组合出的 4 种合法状态里,天然含有两个"半压"状态。这是理解 FCML 的第一性原理起点。下表按 SDAA195 §2 的开关单元定义列出(以 Buck 方向读,Vsw 为开关节点对地电压):

State	导通器件	Vsw	Cfly 电流方向
P (全高)	S1 + S2	$V in$	Cfly 不接入
Z (全低)	S3 + S4	$0$	Cfly 不接入
M1 (半压)	S1 + S3	$V in - V c f l y$	Cfly 放电(Vin 经 Cfly 到 L)
M2 (半压)	S2 + S4	$V c f l y$	Cfly 充电(L 电流灌入 Cfly)

两个"半压"状态 M1、M2 是关键:当 $V c f l y = V in /2$ 时,M1 给出 $V in - V in /2 = V in /2$ ,M2 给出 $V c f l y = V in /2$ ——两者相等,都是 Vin/2,这就是那个中间电平。这也解释了为什么飞跨电容必须精确稳在 Vin/2:一旦偏离,M1 和 M2 给出的电平不再相等,开关节点出现两个不同的"中间电平",纹波恶化,且器件承受的电压不再是干净的 Vin/2(SDAA195 §2:"若飞跨电容控制在 DC link 电压一半,开关节点电压就是母线一半")。

占空比分区(SDAA195 §2.1,以 S1/S2 导通时间定义 D):

$D < 0.5$ :S3/S4 导通时间更长,Vsw 在 ${0, V in /2}$ 之间切换(低电平对)。
$D > 0.5$ :S1/S2 导通时间更长,Vsw 在 ${V in /2, V in}$ 之间切换(高电平对)。
$D = 0.5$ :四管各导通半周期,Vsw 恒为 Vin/2(理论上纹波为零)。

Buck 场景里 $D = V o u t / V in$ 。48V→12V 落在 D=0.25<0.5 分区,开关节点只在 0 与 24V 之间跳,从不到 48V——这正是电感电压 step 减半的物理来源。

4. 等效频率倍增与电感缩小 — 全源推导

FCML 省电感靠两个独立杠杆叠乘:电压减半(§3 已推)+ 频率倍增。频率倍增来自两个互补对 180° 交错——一个开关周期 Ts 内,电感看到两个完全相同的子周期,每个长 Ts/2,故等效周期 Ts/2、等效频率 2fsw(SDAA195 §2.1:"因为相移,开关节点电感看到两倍开关频率,所需电感值更小")。

4.1 电感电流纹波公式(锚 SDAA195 Eq 2–3)

把折叠后的有效占空比记作 $D e f f$ ,SDAA195 Eq 2 给出:

D e f f = 2 D - ⌊ 2 D ⌋

即把 D 映射到 [0,1) 的子周期占空比(D=0.25 → Deff=0.5;D=0.75 → Deff=0.5;D=0.5 → Deff=0)。峰峰电感电流纹波 SDAA195 Eq 3:

Δ i L = \frac{V in \cdot D e f f \cdot ( 1 - D e f f )}{4 \cdot L \cdot f s w}

分母那个 4 正是两个杠杆的乘积:电压减半贡献 2、频率倍增贡献 2。可从第一性原理复核——在 D<0.5 分区,子周期内电感高电平时段 $v L = V in /2 - V o u t$ 、持续 $D e f f (T s /2)$ ,故 $Δ i L = (V in /2 - V o u t) D e f f (T s /2) / L$ ;代入 $V in /2 - V o u t = (V in /2) (1 - D e f f)$ 、 $T s = 1/ f s w$ 即得上式,与 TI 公式逐项吻合。

4.2 为什么是 75% 纹波下降

把 3-Level 与 2-Level 的各自最恶劣纹波对比(SDAA195 Fig 3-4)。2-Level Buck 纹波 $Δ i L = V in D (1 - D) / (L f s w)$ ,在 D=0.5 最大 = $V in / (4 L f s w)$ ;3-Level 纹波在 Deff=0.5(即 D=0.25 或 0.75)最大 = $V in / (16 L f s w)$ 。比值:

\frac{Δ i L _{3 L, m a x}}{Δ i L _{2 L, m a x}} = \frac{V in /16}{V in /4} = \frac{1}{4} \Rightarrow 下降 75%

反过来读:要达到同样纹波,3-Level 只需 1/4 的电感。TI 特别提示——3-Level 纹波峰不在 D=0.5(那里 Deff=0、纹波理论为零),而在 D=0.25 与 D=0.75,正弦应用(PFC)里这两点是最恶劣工况(SDAA195 §3.2.1)。

5. 飞跨电容电压平衡 — FCML 的命门

整个 FCML 的稳定性系于一件事: $V c f l y$ 稳在 $V in /2$ 。这既是三电平成立的前提(§3),也是器件半压应力的保证(SDAA195 §3.4:"飞跨电容控制在母线一半,器件电压应力才能定为母线一半")。

5.1 自然平衡机理

理想相移 PWM(PSPWM)下,飞跨电容有自然平衡倾向。看 §3 的两个半压态:M1(S1+S3)让 Vin 经 Cfly 向电感供电、Cfly 放电;M2(S2+S4)让电感电流灌回 Cfly、Cfly 充电。180° 交错保证每个周期 M1、M2 各出现一次、时长相等;当 $V c f l y = V in /2$ 时两态注入/抽出的电荷恰好抵消,系统停在平衡点。若 Cfly 略高于 Vin/2,M1 段电压 $V in - V c f l y$ 偏小、M2 段 $V c f l y$ 偏大,充放电荷不再对称,把 Cfly 往回拉——这是一个负反馈,故理想对称电路自稳。

5.2 为什么仍必须主动平衡

现实里对称被打破:死区时间不等、四管 $R d so n$ 失配、上下对占空比微差、电感电流不为常数——这些让自然平衡的时间常数变长甚至发散。所以量产 FCML 一律叠加主动平衡控制(SDAA195 §3.4:"标称运行时飞跨电容由一个电压控制环设到 Vdc/2")。常见手段:检测 Vcfly,把偏差前馈到两个互补对的占空比微调(一对多充、一对多放),把 Cfly 拽回 Vin/2。失衡的后果是硬的:

$V c f l y \to 0$ :M1/M2 电平坍缩,电感应力增大,S1/S4 承受近全压(与 §6 步4/§11 一致)。
$V c f l y \to V in$ :S2/S3 承受近全压 → 击穿(40V 器件顶 48V)。

5.3 飞跨电容纹波与容量(锚 SDAA195 Eq 6)

飞跨电容每个开关周期被电感电流充放一次,峰峰电压纹波 SDAA195 Eq 6:

Δ V c f l y = \frac{( 0.5 - ∣ D - 0.5∣ ) \cdot I L}{C f l y \cdot f s w}

注意 TI 的关键提醒:飞跨电容看到的基波纹波频率是 fsw,不是 2fsw(SDAA195 §3.2.2/3.2.3——只有电感享受频率倍增,飞跨电容和 DC 链电容不享受)。纹波在 D=0.5 最恶劣(系数 0.5)。反解容量:

C f l y \geq \frac{( 0.5 - ∣ D - 0.5∣ ) \cdot I L}{Δ V c f l y \cdot f s w}

飞跨电容的 RMS 电流很大(SDAA195 Eq 7),这是选型的真正约束:

I c f l y r m s = 2 (0.5 - ∣ D - 0.5∣) I L^{2} + \frac{Δ i L ^{2}}{12}

在 D=0.5 附近 $I c f l y r m s$ 逼近 IL 本身。TI 因此推荐薄膜电容(film):高容量 + 抗大纹波电流 + 低成本(SDAA195 §3.2.3);低功率场景用低 ESR MLCC 并联组也可,但要核 RMS 电流额定。耐压须 $> V in /2$ 。

6. 端到端 worked design — 48V→12V,25A,3-Level GaN Buck

用一个真实数据中心母线变换点走一遍全流程:Vin=48V(工作范围 36–60V)、Vout=12V、Iout=25A(300W)、每器件 $f s w = 500$ kHz(等效 $f e f f = 1$ MHz)。目标电感纹波率 $r = Δ i L / I L \approx 0.3$ 、飞跨电容纹波 $\leq 5% \times V in /2$ 、输入母线纹波 $\leq 0.5$ V。

第 0 步器件电压应力与选型:器件应力 $V in /2$ ,在 Vinmax=60V 处最恶劣 = 30V。取 1.3× 裕度 → 选 40V 级 eGaN(如 EPC2066 class, $R d so n \approx 3 mΩ$ )。飞跨电容工作电压 $V in /2 = 24 V$ (标称)、最高 30V → 选 50V/63V 薄膜或 X7R MLCC。对照 2-Level 需 80V 器件,这是 FCML 第一层收益。

第 1 步选电感:标称 D=0.25 → Deff=0.5(恰是纹波最恶劣点,保守设计点)。目标 $Δ i L = r I L = 0.3 \times 25 = 7.5$ A。由 SDAA195 Eq 3 反解:

L = \frac{V in \cdot D e f f ( 1 - D e f f )}{4 f s w Δ i L} = \frac{48 \times 0.5 \times 0.5}{4 \times 500 k \times 7.5} = 0.8 μ H \Rightarrow 取 1 μ H

选真件 Coilcraft XEL6060-102(1 µH,DCR ≈ 1.9 mΩ,Isat 高、适配 25A)。对照:2-Level 在 D=0.25 达同样 7.5A 纹波需 $L = V in D (1 - D) / (f s w Δ i L) = 48 \times 0.1875/ (500 k \times 7.5) = 2.4 μ H$ ——本工作点 FCML 电感小 3×(若按各自最恶劣点比是 4×)。取 1µH 后实际 $Δ i L = 6$ A、 $I p k = I L (1 + r /2) = 25 \times 1.12 = 28$ A、 $I L r m s \approx 25.1$ A。

第 2 步选飞跨电容:输入范围内 D 从 12/60=0.2 到 12/36=0.33,纹波系数 $(0.5 - ∣ D - 0.5∣) = D$ 在 Vinmin=36V/D=0.33 最恶劣。允许 $Δ V c f l y = 5% \times 24 = 1.2$ V,由 SDAA195 Eq 6 反解:

C f l y \geq \frac{0.33 \times 25}{1.2 \times 500 k} = 13.8 μ F \Rightarrow 取 2 \times 10 μ F /50 V = 20 μ F

核 RMS 电流(SDAA195 Eq 7,最恶劣 D=0.5): $I c f l y r m s = 2 \times 0.5 \times 2 5^{2} + 6^{2} /12 \approx 25$ A;标称 D=0.25 处 $2 \times 0.25 \times 625 + 3 \approx 17.7$ A。近 18–25A RMS 流过飞跨电容——这就是 TI 力推薄膜电容的原因,普通铝电解或高 ESR MLCC 会烧。选 $E S R \leq 3 mΩ$ 级。

第 3 步选输入(DC 链)电容:输入电流脉动,母线纹波 SDAA195 Eq 4( $I b oos t \to I L$ ): $Δ V in = D (1 - D) I L / (C in f s w)$ ,注意 DC 链看到的是 fsw(非倍频)。取标称 D=0.25、目标 0.5V:

C in \geq \frac{0.25 \times 0.75 \times 25}{0.5 \times 500 k} = 18.75 μ F \Rightarrow 取 2 \times 10 μ F /63 V X 7 R

输入电容 RMS(SDAA195 Eq 5) $I c in r m s = D I L^{2} (1 - D) + Δ i L^{2} /12$ ,D=0.5 最恶劣 ≈ 12.7A;标称 D=0.25 ≈ 11A。选低 ESR 陶瓷紧贴 S1 漏极,最小化输入 hot loop 面积(压 EMI 尖峰,SDAA195 §3.3 换向回路)。

第 4 步预充网络:上电时 Cfly=0,若直接 PWM,S1/S4 会瞬间顶近全压 Vin=48V(超 40V 器件击穿)。SDAA195 §3.4 的解法是 S1、S4 各并 Zener + 串联限流电阻,把管压钳位、让飞跨电容缓充到 Vin/2,时间常数(SDAA195 Eq 8):

τ = 2 R p r C f l y

取 $R p r = 10 Ω$ 、 $C f l y = 20 μ F$ → $τ = 400 μ s$ ,预充约 $5 τ \approx 2$ ms 到位;再启正常 PWM + 主动平衡环接管。TIDA-010957 实测 FET 被 Zener 钳到 520V(其 900V 母线/650V GaN 场景)。

第 5 步损耗与效率:两个器件恒串联导通(SDAA195 Eq 1 每管 $P co n d = R d so n I S W^{2} /2$ ),故总导通 $= 2 R d so n I L r m s^{2}$ 。逐项(代表性 40V GaN 参数推算):

损耗项	估算	说明
器件导通 $2 R d so n I L r m s^{2} = 2 \times 3 m \times 25. 1^{2}$	≈ 3.8 W	两管恒串联导通
器件开关 @Vin/2=24V, 4 管 ×0.75W	≈ 3.0 W	半压开关, $E oss \propto V^{2}$ 比 2-Level 省约 4×
电感 DCR $I L r m s^{2} \times 1.9 m$	≈ 1.2 W	Coilcraft XEL6060
飞跨电容 ESR $I c f l y r m s^{2} \times 3 m = 17. 7^{2} \times 3 m$	≈ 0.9 W	薄膜/低 ESR 关键

合计 ≈ 8.9 W → $η = 300/308.9 \approx 97.1%$ 。FCML 效率优势的物理根:器件在 Vin/2=24V 而非 48V 下开关, $C oss$ 能量与 $V \cdot I$ 交叠都 $\propto V^{2}$ /V,开关损耗约降 4×;低压器件 $R d so n$ 也更低。对照同规格 2-Level GaN Buck(80V 器件、48V 硬开关)典型效率 92–94%,FCML 的 ~97% 是量级差。TI TIDA-010957(15kVA GaN FCML)实测峰值效率 98.9% @18kW(SDAA195 §4.2)印证这一档效率的可达性。

7. 器件应力与最恶劣工况

FCML 各应力的最恶劣工作点不在同一处,这是设计核查的关键(全部锚 SDAA195 Fig 3-4/3-6/3-7):

应力	公式	最恶劣点
器件电压应力	$V in / (N - 1) = V in /2$	Vinmax(60V→30V)
电感峰峰纹波	$V in D e f f (1 - D e f f) / (4 L f s w)$	Deff=0.5(D=0.25 或 0.75)
电感峰值电流	$I L (1 + r /2)$	Deff=0.5 处
飞跨电容电压纹波	$(0.5-	D-0.5
飞跨电容 RMS	$\sqrt{2(0.5-	D-0.5
DC 链电压纹波 / RMS	$D (1 - D) I L / (C in f s w)$	D=0.5

核心记法:电感在 D=0.25/0.75 最费(而非 D=0.5,那里三电平退化、纹波理论为零),飞跨电容与输入电容都在 D=0.5 最费,器件电压在 Vinmax 最费。混淆"D=0.5 电感最费"(那是 2-Level 的直觉)是 FCML 新手最经典的错。宽输入范围设计要在整个 D 区间扫这几条曲线取各自最严点。

8. FCML 与多相结合

实际 CPU/GPU VR 把 N-Level 与 M-Phase 两个维度叠加,收益相乘。多相把各相开关节点再错开 $36 0^{\circ} / M$ ,总等效频率 $M (N - 1) f s w$ ,同时多相分摊大电流:

拓扑	Phase × Level	应用
4-Phase 2-Level	4 × 2	传统 Intel VR13
4-Phase 3-Level FCML	4 × 3	Intel VR14(新一代)
8-Phase 3-Level FCML	8 × 3	AMD EPYC VR / NVIDIA H100
4-Phase 4-Level FCML	4 × 4	48V→0.8V 直转

代价是每相都要独立的飞跨电容平衡 + 各相 Cfly 容差要严(否则相间不均流)。这也是 §11 的一个陷阱。多相机理详见多相 Buck。

9. 应用场景

FCML 的甜点是"高转换比 + 需要动态调压 + 单级直转"这个交集,几个量产赛道都落在这里。

9.1 CPU/GPU VR(48V→1V 直转)

CPU/GPU VR 是 FCML 最大量产场景,头部厂用 3-Level FCML × 多相替代传统两级 12V 中间母线:

Intel Direct Drive(48V VR):3-Level FCML × 多相,省掉 12V 中继级。
AMD EPYC 9004:3-Level FCML VR。
NVIDIA H100/GH200:多相 FCML 供 1000A 级 @0.8V。

9.2 数据中心 48V→12V 母线

48V→12V 是 hyperscaler(Google/Meta/Microsoft)机柜 DC bus 的关键中继,本页 §6 的 worked design 正是这一级。相比传统 2-Level 或非稳压 LLC,FCML 在保留调压能力的同时把单级效率推到 97%+。

9.3 EV 800V→48V 辅助 DC-DC

EV 800V 平台需要 800V→48V 高压比辅助电源,5-Level FCML 用 1/4 电压应力让 650V/900V GaN 就能顶 800V 母线(SDAA195 的 TIDA-010957 正是 900V 母线用 650V GaN 的实证),再到 12V 供车身负载。

9.4 三相 PFC / 逆变(SDAA195 原生场景)

FCML 开关单元本身对称,同一拓扑可做 AC/DC:三相 PFC(整流)、逆变(DC→grid)、无功补偿。TIDA-010957 15kVA 参考设计四种模式(PFC/逆变/容性/感性补偿)纹波与效率一致(SDAA195 §4.2)。

10. 控制 IC 与方案对比

选型分"模块集成 vs 分立控制器"两条路——模块简化 BOM、灵活性差,分立控制器适合大批量定制:

控制器/模块	厂家	定位
Empower EP70x0	Empower Semi	3-Level FCML 集成模块
Vicor BCM 系列	Vicor	Factorized Power 母线变换
TI TPSM8D6C24	TI	48V 输入集成降压模块
TI LMG3522R030	TI	集成驱动 GaN,FCML 分立方案主力(SDAA195)
Renesas / MPS FCML 方案	Renesas / MPS	3–4 Level VR 控制器

把 FCML 放进高压 Buck 方案全景对比,它的不可替代区间就清楚了:

方案	优点	代价
2-Level Buck(大 Vin)	简单	器件全压、 $R d so n$ 高、电感大、效率低
多相 Buck + 12V 中继	生态成熟	需两级、多一次变换
FCML	单级直转、器件半压、电感 1/4、效率高	飞跨电容平衡 + 预充复杂
Resonant LLC	软开关、高效	不能动态调压
Multi-phase Forward	隔离 + 高比	体积大

判别:需要动态调压 + 单级直转 + 中高转换比 → FCML × 多相是现代主流,取代传统 12V 中间母线两级结构。不需调压的固定比中继(48V→12V 恒比)则 LLC/BCM 更省。

11. 设计陷阱(实战 checklist)

FCML 翻车集中在飞跨电容与启动这几处"公式对、实现咬人"的地方,逐条对照:

没做飞跨电容主动平衡 → 自然平衡在真实失配下会漂移/发散,Cfly 跑偏使器件过压击穿。必须选带 active balancing 的控制器,或自己闭环调占空比(§5.2)。
启动不预充直接 PWM → Cfly=0 时 S1/S4 瞬间顶全压 48V 击穿 40V 器件。必须 Zener 钳位 + 限流电阻预充, $τ = 2 R p r C f l y$ ,约 5τ 到位(§6 第 4 步)。
飞跨电容按电感频率倍频估容量 → 飞跨电容看到的是 fsw 不是 2fsw(只有电感倍频),按 2fsw 估会容量选小一半、纹波超标。用 SDAA195 Eq 6 的 fsw。
飞跨电容 RMS 电流被低估 → D=0.5 附近 $I c f l y r m s$ 逼近满载 IL(§6 达 25A),普通 MLCC/铝电解发热损坏。选薄膜或低 ESR MLCC 组并核 RMS 额定。
把 D=0.5 当电感最恶劣点 → FCML 电感最费在 D=0.25/0.75(Deff=0.5),D=0.5 处三电平退化纹波反而最小。宽输入范围要扫 Deff 曲线取最严。
某管短路无冗余 → 一管失效,其余管承受全压级联损坏,FCML 故障耐受弱于 2-Level。加 OCP + Vcfly 过/欠压监测关断。
多相各相 Cfly 容差大 → 相间不均流。多相 FCML 要严选 Cfly 容差(≤5%)且每相独立平衡。

核心要点

FCML 用飞跨电容把开关单元内部电压劈半: $V c f l y = V in /2$ ,开关节点跳 ${0, V in /2, V in}$ 三电平。
N-Level 规律:器件 $2 (N - 1)$ 、飞跨电容 $N - 2$ 、电压应力 $V in / (N - 1)$ 、等效频率 $(N - 1) f s w$ 、电感缩 $(N - 1)^{2}$ (3-Level 即 4×,纹波降 75%)。
4 开关状态:P(S1S2)=Vin、Z(S3S4)=0、M1(S1S3)=Vin−Vcfly、M2(S2S4)=Vcfly; $V c f l y = V in /2$ 时 M1=M2=Vin/2 给出中间电平。
电感纹波(SDAA195 Eq 3): $Δ i L = V in D e f f (1 - D e f f) / (4 L f s w)$ , $D e f f = 2 D - ⌊ 2 D ⌋$ ;分母 4 = 电压减半 × 频率倍增;最恶劣在 D=0.25/0.75。
飞跨电容(SDAA195 Eq 6/7):纹波 $Δ V c f l y = (0.5 - ∣ D - 0.5∣) I L / (C f l y f s w)$ ,看 fsw 非倍频,RMS 逼近 IL,D=0.5 最恶劣 → 用薄膜/低 ESR 电容。
平衡是命门:理想 PSPWM 自然平衡,但真实失配须叠加主动控制把 Vcfly 拽回 Vin/2;偏离 → 三电平坍缩 + 器件过压。
启动必预充:Zener 钳位 + 限流电阻, $τ = 2 R p r C f l y$ ;否则 Cfly=0 时器件顶全压击穿。
worked design(48V→12V/25A,40V GaN):1µH(vs 2-Level 2.4µH)、20µF 飞跨电容(18–25A RMS)、20µF 输入电容、预充 2ms、损耗 ≈8.9W → η≈97%(半压开关省 4× 开关损耗)。
最恶劣工况:器件电压@Vinmax、电感@D=0.25/0.75、飞跨电容与输入电容@D=0.5——分处不同点,别混用 2-Level 直觉。
应用:CPU/GPU VR 48V→1V、数据中心 48V→12V、EV 800V→48V、三相 PFC/逆变;常与多相叠加(Intel VR14 / NVIDIA H100)。

缩写表

缩写	全称
FCML	Flying Capacitor Multi-Level(飞跨电容多电平)
Cfly / Vcfly	飞跨电容 / 其电压(稳态 = Vin/2)
N-Level	N 电平(开关节点可取 N 个电平)
D / Deff	占空比 / 折叠有效占空比 $2 D - ⌊ 2 D ⌋$
fsw / feff	单器件开关频率 / 电感看到的等效频率 $(N - 1) f s w$
Vsw	开关节点对地电压
IL / ILrms / Ipk	电感电流 / RMS / 峰值
Icflyrms / Icinrms	飞跨电容 / 输入电容 RMS 电流
Rdson	MOSFET 导通电阻
PSPWM	Phase-Shifted PWM(相移 PWM)
VR / IBC	Voltage Regulator / Intermediate Bus Converter
PFC	Power Factor Correction(功率因数校正)

Engineering Objects

引用此页的结构化 Engineeri…

引用此页的结构化 Engineering Object(v2.0 Copilot 自动生成,不要手动编辑此段)。

case · case_cpu_vrm_48v_fcml — CPU VRM 48V→1V FCML (Intel VR14 / NVIDIA H100)
mechanism · mechanism_flying_cap_multilevel — Flying Capacitor Multi-Level (FCML)

Cross-references

← 索引
电力电子 — 顶层
Buck 降压变换器 — 2-Level 母体;伏秒平衡/纹波率/最恶劣工况对照
DC-DC 拓扑对比 — FCML vs 其它高压方案
多相 Buck — FCML 常与多相叠加
电荷泵 (SC) — Switched-Capacitor 基础
3-Level NPC/TNPC — 3 电平逆变器(不同拓扑)
软开关 ZVS/ZCS — 协同
Bootstrap 电路 — 半桥 driver
GaN 器件 — FCML 常配 GaN