多通道驱动 IC 热设计 — cross-coupling 与 MOR 模型

Freescale MC10XS3412 在 JEDEC 2S2P PCB 上,只给 HS3 和 HS1 通入 2A,实测温度分布:

HS0 / HS2 在零电流情况下升到 ~ 88°C —— 高出 $Tamb$ 60°C,完全来自 HS3 / HS1 的热扩散。如果按单通道 Cauer 模型计算,HS0 应该等于 $Tamb$,误差 63°C —— 这会直接导致热保护提前触发或寿命预测失准。

四个来源,按热阻贡献排序:

• Si 衬底(最大) — 高热导(150 W/m·K),die 间几 mm 距离,$\tau \approx 1$-$10\mathrm{ms}$
• Cu lead frame — die attach 共享同一引线框架,$\tau \approx 100\mathrm{ms}$
• mold compound — 塑封顶部空气对流路径,$\tau \approx 1\mathrm{s}$
• PCB 铜层 — 共用 drain 铜面(highside switch),$\tau \approx 10\mathrm{s}$

时间常数横跨 ms 到 s 四个数量级 —— 单一 RC ladder 拟合不出这种复杂行为。

按时间顺序:

• T1 — LS1 on:HS2 已经截止,LS1 和 LS2 都导通(electrical brake / recirculation)
• T2 — LS1 off:LS1 关断瞬态,body diode 续流
• T3 — LS1 on:LS1 重新开启瞬态
• T4 — HS2 on:HS2 + LS1 导通,主电流期

总周期 $T=T1+T2+T3+T4$,$fsw=1/T$,duty cycle 由 $T4/T$ 决定。

每个阶段的瞬时损耗:

关键 insight:T2/T3 的 transition 损耗和 T1/T4 的 conduction 损耗同量级(在 3 kHz 中等频率下),所以"只算 conduction"会低估 50%。

$RDS(on)$ 随 $Tj$ 增加(典型 $0.4\%{/}^{\circ }\mathrm{C}$),例如 MC33932:

• $RDS(on)=120\mathrm{m\Omega }$ typ @ $Tj=25{}^{\circ }\mathrm{C}$
• $RDS(on)=235\mathrm{m\Omega }$ max @ $Tj=150{}^{\circ }\mathrm{C}$ —— 几乎 2×

而损耗 $P=I^{2}R$ 又决定 $Tj$,所以这是正反馈耦合,必须迭代:

T_j_initial = 25 °C
loop:
    R_DS(on) = f(T_j)
    P_total = sum of 4 stages with this R
    T_j_new = T_amb + P_total × R_th(JA)
    if |T_j_new - T_j_old| < 1 °C: break
    T_j_old = T_j_new

通常 3-5 次迭代收敛。不迭代会低估 $Tj$ 约 15-25°C,在 SOA 临界点很危险。

设计场景:NXP MC33932 双 H-Bridge 驱动 BDC 电动机,$Tamb=120{}^{\circ }\mathrm{C}$(汽车 HVAC 舱高温环境),$VPWR=16\mathrm{V}$,$fsw=3\mathrm{kHz}$,$IOUT=2\mathrm{A}$,active-recirculation 模式。目标验证:$Tj<150{}^{\circ }\mathrm{C}$,稳态余量 $\ge 15{}^{\circ }\mathrm{C}$。

Step 1 — 初始 RDS(on) 假设:取 AN5194 示例参数 $RDS(on)=195\mathrm{m\Omega }$(介于 typ 120 mΩ@25°C 与 max 235 mΩ@150°C 之间,对应估计稳态 $Tj$ 附近),作为迭代起始值。

Step 2 — 4 阶段损耗分解(来源 AN5194):

验算:$0.78+0.67+0.38=1.83\mathrm{W}$ ✓。T2/T3 transition 占总损耗 21%,佐证 G5:只算 conduction 的话 $P=1.45\mathrm{W}$,低估 26%。

Step 3 — MOR SPICE 模型预测稳态 $Tj$:将 1.83 W 分通道注入 AN4146 MC33932 MOR 子电路(4 channel port + 1 PCB port),JEDEC 2S2P 热端口,$Tamb=120{}^{\circ }\mathrm{C}$:

Step 4 — RDS(on)(Tj) 迭代收敛:$Tj\approx 131{}^{\circ }\mathrm{C}$ 时 $RDS(on)$ 微调(略低于 150°C 的 max 值),重新计算 $\Delta P<3\%$,$|\Delta Tj|<1{}^{\circ }\mathrm{C}$,一轮迭代即收敛(Tamb=120°C 的温升差不大;Tamb 更高时需要 3-5 轮,见 G4)。

Step 5 — 余量核查:$Tj,\text{steady}\approx 131{}^{\circ }\mathrm{C}$,$Tjmax=150{}^{\circ }\mathrm{C}$,余量 $\approx 19{}^{\circ }\mathrm{C}$。设计通过:满足 $\ge 15{}^{\circ }\mathrm{C}$ 工程红线。高 Tamb 角落工况($Tamb=125{}^{\circ }\mathrm{C}$)见 C1 节,余量压缩至临界。

输入:FEM 模型(节点 > 100k)的微分方程组 $Cdx/dt=-Kx+Bu$,$y=Dx$,其中 $x$ 是 100k 维节点温度向量。

输出:降阶 state-space 方程 ${\dot{x}}_r=Arxr+Bru$,$y=Crxr$,$xr$ 维数 $n\approx 60$。

算法步骤:

• 用 Arnoldi / Krylov 子空间 找 dominant eigenvector
• 投影原系统到 60 维子空间
• 误差估计选最优 $n$(L. Codecasa 论文)
• 自动转换为 SPICE behavioral source(B / E / F element)

最终输出是这样的子电路:

.SUBCKT MC10XS3412 HS0 HS1 HS2 HS3 PCB
 * 4 channel input + 1 PCB output
 * 60 internal nodes,实际是 4×60 控制源
F_1_1 481 0 VF_1_1 0.
VF_1_1 1 HS0 0V
E_1_1 1 5 481 0 0.711494
... (4 channels × 60 states)
.ENDS

每个 F 是电流控制电流源(channel j 输入 → 内部 state),每个 E 是电压控制电压源(state → channel i 温度)。Spice 看起来不直观,但速度极快(几秒得到稳态)。

MOR 模型设计上把 die package 和 PCB 分成两个子电路:

X1 1 2 3 4 5 MC10XS3412     * device (HS0/HS1/HS2/HS3/PCB ports)
X2 5 9 coupon                * PCB sub model
V1 9 0 DC 25                 * T_ambient = 25°C
I_HS0 0 1 PWL 0 0 10u 1     * 1W step into HS0
.tran 200n 1200 0.1
.probe V(1) V(2) V(3) V(4)

这样客户可以用自己的 PCB 模型替换 coupon(自己 FEM 或测量出来),保持 die package 模型不变。AN4146 提供两个 PCB:

• JEDEC 2S2P($Rth(JA)=30{}^{\circ }C/W$)
• High-conductivity Coupon($Rth(JA)=19{}^{\circ }C/W$)

四种 eXtreme Switch IC 在两种 PCB 上的稳态误差最大 7%(JEDEC 2S2P 的 35XS3400)。

最简单的估算:

$R\theta (JA)$ 取 datasheet 值(JEDEC PCB 测的)。问题是JEDEC PCB ≠ 实际 PCB,实测 $R\theta (JA)$ 在不同 PCB 上差 2-5×。

适用场景:选型对比、设计早期 quick check、判断 datasheet $Rth$ 够不够。不适用:最终设计验证。

每个 IC 的输入/输出引脚都有 ESD 保护二极管,而二极管 $VF$ 是优秀的温度传感器($\sim -2\mathrm{mV}{/}^{\circ }\mathrm{C}$),1-1.5 mA 恒流偏置即可。

流程:

• 校准:把芯片放烘箱,25/50/75/85°C 测 $VF$ vs $Tdie$,得到线性曲线
• 加载:在真实 PCB 上给 driver 加 step power 到稳态
• 测量:直接测 $VF(t)$ —— 但 heating curve 噪声大(电源 / PCB 干扰)
• 冷却法:断电后测 $VF(t)$ cooling curve(无噪声),然后 flip 时间轴得到 heating curve

精度 $\pm 3{}^{\circ }\mathrm{C}$,但需要烘箱 + 1 天时间,适合原型验证。

最精确但最贵。工具:ANSYS Icepak / Comsol / Mentor FloTHERM 用 FEM,或者直接用 IC 厂商的 MOR SPICE 模型 + 自定义 PCB 模型。

输入:PCB stack-up / Cu 厚度 / via 数量 / 每通道实际损耗(迭代得来)。 输出:die 上每 MOSFET 的温度分布图 + 瞬态 $Tj(t)$ 曲线。

精度 $\pm 5{}^{\circ }\mathrm{C}$(FEM),时间 3-7 天,适合布局优化 —— 比如要决定加 25 个 via 还是 50 个 via,值不值。

下表把三种方法的精度、成本、适用阶段并列对照,实际产品开发通常需要全部用到。

实际产品开发的典型流程:Math 早期选型 → Simulation 布局迭代 → Experimental 量产前验证。

单通道 MOSFET 可用 $Tj=Tamb+P\times R\theta (JA)$ 粗估,但多通道 driver IC 的 datasheet $R\theta (JA)$ 只描述单通道从 die 到环境的热阻路径,不包含邻道横向热流注入。实测 MC10XS3412 四通道同载,cross-coupling 额外贡献 30-50°C ——用 datasheet $R\theta (JA)$ 算出的 $Tj$ 低了整整 30-50°C,热保护设计门限随之失效。正确做法:用厂商 MOR SPICE 模型(§3)或 ESD diode 实验测温(§4.2),两者均计入横向耦合。

一个封装内 4 个 MOSFET die 各有自己的结温,热保护电路也对每个 die 独立响应。工程上常见误操作:只关注"主功率通道"的 $Tj$,忽略零电流邻道。后果是零电流的 HS0/HS2 通道在 cross-coupling 作用下先触发 OTP,整机表现为不明原因跳闸——设计者检查主路 $Tj=110{}^{\circ }\mathrm{C}$(远低于门限)却始终复现故障。

零电流 ≠ 零发热。横向热耦合路径通过 Si 衬底($\tau \approx 1$-$10\mathrm{ms}$)+ Cu lead frame($\tau \approx 100\mathrm{ms}$)+ mold compound($\tau \approx 1\mathrm{s}$)在稳态传递热量。AN4146 实测 MC10XS3412:HS3/HS1 各通 2A,HS0/HS2 在零电流情况下稳态 $Tj=88$-$90{}^{\circ }\mathrm{C}$(Tamb = 28°C),高出 Tamb 约 62°C。设计时必须把所有通道(含 0 A 通道)纳入 MOR 模型输出节点。

$Tj\to RDS(on)\to P\to Tj$ 是正反馈环:温度升高 → 电阻增大(约 $0.4\%/{}^{\circ }\mathrm{C}$)→ 损耗增大 → 温度更高。从 $Tj=25{}^{\circ }\mathrm{C}$ 出发只迭代 1 次,最终 $Tj$ 低估约 15-25°C。正确做法:迭代至 $|\Delta Tj|<1{}^{\circ }\mathrm{C}$,通常需 3-5 轮。Tamb 较低(如 25°C)时 1 轮接近收敛;Tamb 接近 120°C 的高温场景必须多迭代,否则 SOA 评估错误。

T1/T4 的 conduction loss($I^{2}RDS(on)$)和 T2/T3 的 transition loss(switching + body diode $VD$)在 3 kHz 中频下同量级。以 §2.4 Worked Design 为例:纯 conduction 汇总 $0.78+0.67=1.45\mathrm{W}$,实际总耗散 1.83 W,漏掉 0.38 W(26%)。若 $fsw$ 升高到 10 kHz 以上,T2/T3 占比随频率线性涨,漏估达 50% 以上(见 C2)。

AN4146 验证:MC10XS3412 在 JEDEC 2S2P PCB 上四通道全载,MOR SPICE 与 FEM 的最大稳态 $Tj$ 偏差 7%(最差 35XS3400/JEDEC 组合),其余器件 / PCB 组合 < 4%。MOR 用 Arnoldi / Krylov 子空间投影保留 dominant 热模式,系统性误差来自材料热导率假为常数(不随温度变化),工程上完全可接受。真正的使用边界是时间常数 > 1 ms 和自然对流条件(见 §5),而非精度问题。

ESD diode $VF$ 温度系数约 $-2mV/{}^{\circ }\mathrm{C}$,在 25-85°C 校准区间线性度优于 0.5%。主要误差来源:① 烘箱温度均匀性($\pm 1{}^{\circ }\mathrm{C}$);② 恒流偏置精度(0.1 mA 带来约 $\pm 0.5{}^{\circ }\mathrm{C}$);③ 加热期 EMI 噪声——采用 cooling curve 断电后测 $VF(t)$ 再翻转时间轴彻底消除③。综合精度 $\pm 3{}^{\circ }\mathrm{C}$,适用原型验证阶段。低温(<25°C)外推误差显著增大,见 C3。

汽车 Tamb,max = 125°C(车舱 / 引擎舱峰值),代入 §2.4 Worked Design 条件($P=1.83\mathrm{W}$,MOR 模型 $R\theta ,eff\approx 6{}^{\circ }C/W$):

余量 $=150-136=14{}^{\circ }\mathrm{C}$,低于工程红线 15°C。叠加 MOR 误差 $\pm 5{}^{\circ }\mathrm{C}$,极端情况 $Tj$ 可达 141°C,OTP(通常设定在 145°C)有跳闸风险。缓解:① 减少并联通道(降 $P$);② 增加 PCB 铜面积 / via 密度(降 $R\theta$);③ 换更低 $RDS(on)$ 器件(如 MC33931,$RDS(on)\approx 85\mathrm{m\Omega }$)。

为降低 BDC 电机电磁噪声将 $fsw$ 从 3 kHz 提升至 20 kHz,T2/T3 transition loss 随 $fsw$ 线性增大:

若 3 kHz 下 $PT2T3=0.38\mathrm{W}$,则 20 kHz 时 $PT2T3\approx 2.5\mathrm{W}$,总 $Pdiss\approx 0.78+0.67+2.5=3.95\mathrm{W}$,为 3 kHz 基准的 2.2×。$Tamb=120{}^{\circ }\mathrm{C}$ 下估算 $Tj\approx 120+3.95\times 6.0=143.7{}^{\circ }\mathrm{C}$,余量仅 6°C,热设计无法通过。缓解:选用更低 $Qg$ 器件以减小 transition loss,或维持 3 kHz 在 PWM 侧加外置 LC 滤波器抑制声学噪声。

ESD diode 测温的 AN4146 校准曲线建立于 25-85°C 区间;外推至 $-40{}^{\circ }\mathrm{C}$ 存在两类误差:① 二极管 $VF$ 低温非线性加剧(曲率增大),线性化误差从校准区间的 $\pm 1{}^{\circ }\mathrm{C}$ 增至 $\pm 5{}^{\circ }\mathrm{C}$;② 冷启 100 ms 内芯片自加热速率高($\frac{dTj}{dt}>50{}^{\circ }C/s$),cooling flip 法的时间分辨率(约 10 ms 采样周期)抓不住瞬态峰值,$Tj$ 读数偏低约 3-5°C。两者叠加,低温冷启阶段测温综合误差可达 ±8°C,可能掩盖焊点 / bond wire 热疲劳应力峰值。正确做法:低温范围单独校准(-40/0/25°C 三点);或用 MOR SPICE 瞬态仿真(§3)获取 $Tj(t)$ 包络,不单依赖 ESD diode 法验证低温冷启。