ROHM 第 4 代 SiC MOSFET 特性与电路设计要点

由于 SiC 的击穿场强约为 Si 的 10 倍,在同样耐压下漂移层可以做得更薄、单位面积电阻更低。但 SiC 沟道载流子迁移率受技术成熟度限制,沟道电阻比硅大。所以 4G 在 cell 缩小化 + 工艺优化两条线上把 RonA 降 40 %:相同 RDS(on) 级别芯片面积更小、封装可以下沉、QG/COSS/Crss 同步下降。

650 V 等级横向比较:SiC MOSFET 芯片面积 ≈ Si MOSFET 的 1/100,SJ-MOSFET 的 1/10。1700 V 以上 SJ-MOSFET 几乎没有量产产品(深 epi + 高 QG 不经济),SiC 是唯一兼具低 RDS(on) + 快开关的选项。

3G SiC 推荐 VG(on)=18V,比 Si MOSFET 的 15V 高 3V → 不能直接复用既有 Si 驱动 IC。4G 通过优化沟道掺杂提高 VGS-RDS(on) 曲线的"早饱和":VGS=15V 已接近最低 RDS(on),18V 进一步降的余量只有 ~5 %。这意味着直接复用 Si 驱动电路,改板成本大幅降低。

实测:Buck 转换器(500V/250V/50kHz/SCT4018KR),VG(on)=15V 与 18V 的效率曲线几乎重合(0.7-6 kW 全负载段差 < 0.05 %)。轻载稍微 15V 高 0.05 %(因为驱动损耗低),重载 18V 高 0.05 %(沟道更通)——实际场景几乎无差。

传统降 RonA 必同时让饱和电流增大、短路峰值飙升、SCWT 下降。4G 通过器件结构改造抑制饱和电流,即使 RonA 降 40 %,SCWT 反而提升:

注:这是 ROHM 内部条件下的实测,不在 datasheet 担保(short-circuit rating is not guaranteed in datasheet — measured values)。

MOSFET 在饱和前是电阻区,VDS 与 ID 成正比;IGBT 因 PN 结存在 0.7-1 V 阈值,饱和压降不会到 0。SiC 比 SJ-MOSFET 强:高温下 RDS(on) 增大幅度低,所以高温段反而比 SJ 优势放大。

实测对比(1200V,VGS=15V,SCT4036KR vs IGBT 1200V VGE=15V vs SJ-MOS 900V VGS=10V):

• 25 °C:1V 处 4G SiC 通 13A,IGBT 通 2A(被 V_CE_offset 吃掉),SJ 通 3A
• 150 °C:4G SiC 反而拉开 IGBT 与 SJ 的差距,因为 SJ 的 RDS(on) 双倍化,SiC 只增 ~50 %

SiC 沟道电阻强依赖 VGS。4G(SCT4026DR,29A)在 VGS=6-8V 区间 RDS(on) 急剧上升,VGS=10V 以上进入平稳段。VGS=18V 处接近最优,15V 处约 1.1× 最优——很多人误以为 12V 也"能用",但 RDS(on) 会到 2× 最优,稳态损耗翻倍。

温度依赖:低 VGS 高温场景反而 RDS(on) 降低(沟道反型加强)。这意味着并联多颗 SiC 在低 VGS + 高温场景电流会向最热那颗集中(经典并联热失控)。设计并联时务必驱动到 VGS=15V 以上的"饱和"段,避免在沟道电阻主导区跑。

RDS(on)(T) 比 25 °C 增大倍数 α:

• 750 V SCT4xxx:25 °C → 175 °C,α ≈ 1.5(漂移层占比小)
• 1200 V SCT4xxx:25 °C → 175 °C,α ≈ 2.0(漂移层占比大,温度敏感)
• 对比:SJ-MOSFET 同条件 α ≈ 2.5;Si IGBT VCE(sat) 略增 但不到 2×

工程意义:高压 SiC 在高温下损耗几乎线性放大,系统设计要按 T_j_max 工况算 RDS(on),不能用 25 °C 数字乘个 1.2 兜底。

4G SCT4036KR 在 ID=10 mA 处 Vth ≈ 4V(室温),接近 Si MOSFET 的 Vth——这是 self-turn-on 抑制的核心,把误触发余量从 0V → Vth 拉到 4V。

但 Vth 随温度下降:Tj=150 °C 时 Vth ≈ 2.8V。自动驾驶环境 -40 °C 到 +150 °C:Vth 在 -25 °C 是 5V,150 °C 是 2.8V,设计时按最低温度算"误触发余量",按最高温度算"导通余量"。

DPT 条件:VIN=600V,RG=3.3Ω,VGS=0→18V,250 μH 感性负载。

4G SCT4036KR vs 3G SCT3040KR(同 RDS(on) 级,DPT 同条件):

关断损耗降幅大于开通,因为关断段被 Coss 充电主导,4G 把 Coss 大幅压低。

4G 比 3G 各项电容都降:

Crss/Ciss 比从 0.20 → 0.003(图 2-10),这是 4G 不需要负压关断的关键 —— self-turn-on 公式 $VGS\approx \frac{Cgd}{Cgs+Cgd}\cdot v(t)$ 直接缩 60×。

3G R_G_INT ≈ 6 Ω,4G ≈ 1 Ω(降到 1/6)。即使 4G 芯片面积更小(理论上 R_G_INT 应该升高),晶圆工艺优化反向把它压下去了。

R_G_INT + R_G_EXT 求和决定开关速度;R_G_INT 占比降 → R_G_EXT 微调对开关速度影响更线性、调整余量更大,这是 4G 在 R_G_EXT 扫描下损耗优化空间更大的物理根因。

VGS=18V,VDS=800V,Tj=RT,RG(ON)=0,RG(OFF)=47Ω(3G) / 15Ω(4G):

工程注释:这两个值是"实测参考",不是 datasheet 担保(数据手册没短路耐量这一栏)。实际 EV 主驱设计按 datasheet 担保值用 IGBT 那套去饱和保护(tsc < 2 μs)更稳。

设计 4G SiC 栅驱时关注:

1. 驱动电压:满足 -4V ~ +21V(4G window)的最大额定。注意 surge rating 是 -4V ~ +23V,常态运行不能进 surge 区
2. 驱动能力:输出峰值电流 + 开关频率。4G 速度更快,1-2 A peak 不够,建议 6-10 A
3. 传播延迟:Primary-Secondary 隔离延迟 + 上下管 PWM 对齐误差 → 影响 dead-time 设计
4. 保护功能:Miller Clamp / DESAT / OCP / UVLO 是否内置
5. CMTI 共模瞬态抗扰度:dv/dt 高(可达 100 V/ns)的 SiC,CMTI 至少 100 V/ns,推荐 200 V/ns(BM61M41RFV-C 等)

驱动 IC 分两类:

• Simple(SOP-8 / SSOP-10):只输出驱动信号 + 信号隔离
• Complex(SOP-20 ↑):支持负压、温度监控、DESAT、UVLO、隔离电源

4G 既可用 15V 也可用 18V,前者完全兼容 Si 驱动电路。Buck 实测(500V → 250V / 50kHz / SCT4018KR):99 % 效率,15V 与 18V 几乎重合,只在 5-6 kW 重载段 18V 稍优 0.05 %。

VG(off) 推荐 0V——4G Vth 设计提高 + Crss/Ciss 比降低,不需要 -3V 来抑制 self-turn-on。但实际应用里很多团队仍留 -3V 作为浪涌冗余设计(关断瞬态 VGS 振铃可能短暂到 -1V 以下,负偏置给的余量是为振铃留的不是为 self-turn-on 留的)。

3G → 4G 的额定窗口微调过, surge 额定降了 3V 是设计陷阱——不能把 3G 时代基于 +26V 浪涌做的"宽松"驱动方案直接 port 过来。

注意:4G 的 surge 额定降了 3V,这是设计陷阱——3G 时代用上 +26V 浪涌做"宽松"设计的代码不能直接 port 过来。

SCT4062KR(1200V,62 mΩ)在 VIN=600V / 250 μH / VGS=0→18V 条件下 DPT,R_G_EXT 从 2.2 Ω 扫到 10 Ω,3 个量(dv/dt / di/dt / VGS 负浪涌)随 RG 单调变化:

R_G_EXT=2.2 Ω 已经把 VGS 负浪涌推到 -1.73 V,距离 surge 限值 -4V 只剩 2.3V 余量。di/dt 23 A/ns 是 Si MOSFET 时代未见的数量级——回路电感 10 nH × 23 A/ns = 230V 寄生电压,直接威胁 VDS surge。

工程建议:R_G_EXT 从 4.7-10 Ω 开始调,逐步往 3.3 Ω 试,每降一档必看 VDS surge 不超 VDSS × 0.85。

差分探头在 100 V/ns dv/dt 环境下会把电源/接地耦合的噪声当成信号,显示假浪涌。对比测量(同一波形):

• 差分探头:VGS 上沿振铃峰值 +20 V(假信号)
• 光纤隔离探头(optically isolated):VGS 上沿振铃峰值 +18 V(真信号)

ROHM 评估板 P05SCT4018KR-EVK-001 已带光纤探头接口。量产研发要复现 ROHM 数据必用光纤,差分探头测出的浪涌结论不可信。

非放电型(non-discharge)snubber 把超过 HVdc 的 surge 能量消耗在 RSNB 上。设计三式:

功率消耗(RSNB 上,设计 RSNB 时计算 PSNB):

电容值:

电阻值(让一周期内 CSNB 完全放电):

实测(SCT4018KR,R_G_EXT=3.3 Ω):turn-off 浪涌从 1206 V 降到 1070 V(-136V),开关速度几乎不影响。RSNB 选 10 Ω(三个并联,0.66 W each)。

非放电 snubber 适合高频电路,但要求 4 层以上 PCB(分布严格);如果 layout 紧凑(< 4 层),改用 RCD snubber 更现实。

桥臂上管关断后下管开通前必须等 COSS 完成充放电,否则会出现"原本不该出现的开关损耗"(下管开通时上管 COSS 还没充满 HVdc):

陷阱:COSS 强依赖 VDS。datasheet 给的典型值是 VDS=某个测试电压下的(常 400V),实际开关时 VDS 从 0 扫到 VHVdc,COSS 跨 10 倍变化。保守估计:用 VDS < 1V 时的 C_OSS_MAX(图 3-9 的左端值),保证 tDT 留余量。

实例:VOUT=800V,IL(off)=10A,C_OSS_MAX (VDS<1V) = 1500 pF / colors

设计取 300-500 ns,留 25-100 % 余量。

self-turn-on(自开通)物理路径:对管 turn-on 产生 dv/dt → 通过 Cgd 耦合到栅极 → VGS 抬高过 Vth → 本管误开通。4G 通过提高 Vth + 降 Crss/Ciss 比已经压住大部分,但布板差时仍会触发。三种对策:

1. G-S 加 1-5 nF 陶瓷电容:把 Cgs 增大,公式中 $\frac{Cgd}{Cgs+Cgd}$ 比降低
2. Active Miller Clamp MOSFET:VGS 升到一定阈值后并入低阻路径,主动钳到 0V
3. 关断负偏置(-3V):经典做法,4G 不强求但可作为冗余

放置原则:所有 G-S 保护元件必须紧贴栅极、源极引脚,2 cm 内,寄生电感最小化。否则保护电路自身寄生电感会让保护信号"晚到一步",把保护变成噪声源。

VGS 负浪涌路径:对管 turn-off 时下降的 VDS 通过 Cgd 反向耦合 → VGS 被拉到负值 → 可能超过 V_GS_neg 额定(-4V)。

对策三选一:

1. G-S 加 SBD(从 source 到 gate 的肖特基):V_GS_neg 钳到 -0.3V 左右
2. G-S 加 1-5 nF 陶瓷(与 self-turn-on 共用)
3. Active Miller Clamp(与 self-turn-on 共用)

负浪涌的瞬时性比 self-turn-on 强(开关周期内多个 ns 级尖峰),所以 G-S 电容 + SBD 是首选组合。

ROHM AN 给出按 (topology × switching) 二维划分的保护要求(table 3-2):

Half-bridge + hard switching 是最严场景 —— 同时承受 self-turn-on(dv/dt) 与 negative surge(di/dt),需要 4 重保护叠加。这正是 EV 主驱、OBC 拓扑的核心,4G 在这种场景下设计代价反而比 IGBT 高。

布局要点:

• snubber / Miller clamp 元件距 MOSFET pin < 2 cm
• driver source 与 driver IC 走平面回路(整面 GND 覆铜,不走单线)
• 用 TO-247-4L 时,Kelvin source 线长度 < 5 mm

替换决策的判断维度收拢到下面这张视图里,工程上按列对照即可:

替换不是简单 footprint 改动,以下 5 个设计点要从头评估:

• 栅极浪涌钳位:VGS 额定窗口窄(-4V/+21V),开关速度快情况下振铃直接击穿。Active Miller Clamp + G-S TVS 双重保护
• PCB 布板:开尔文源端子要求驱动 IC 单独引线,长度 < 5 mm,否则白用
• 寄生电感预算:回路电感从 IGBT 的 ~50 nH 缩到 SiC 的 ~10 nH,DC-link 电容到模块距离要重做布板
• EMI 滤波:dv/dt 从 IGBT 的 ~5 kV/μs 拉到 SiC 的 ~30 kV/μs,CM 噪声主导,Y 电容要大、CMC 更严
• 死区时间:必须按 C_OSS_MAX × VOUT / IL(off) 算最小值,不能搬 IGBT 的 1-2 μs 经验值

TO-247-4L 总损耗降 65 % 是免费午餐,但有四个前提:

• 驱动 IC 引脚到 Kelvin source 走线 < 5 mm
• snubber + G-S 保护必备(surge 高 10 %)
• fsw > 50 kHz 才能把开关损耗占比拉高、收益放大
• 量产 PCB 工艺能保证 Kelvin pin 焊接 OK

fsw 低 + 走线难 + 工艺紧时,TO-247N 仍是稳妥选择。