ROHM 第 4 代 SiC MOSFET 特性与电路设计要点

功率器件L3别名 ROHM 第4代 SiC · SCT4036KR · SCT4026DR · 4G SiC MOSFET · SiC trench gen4 · TO-247-4L 开尔文源 · SiC RonA 改进 · 更新 2026-07-11

本质与导读

本质 ROHM 第 4 代 SiC MOSFET(2021 量产)不是渐进升级,而是同时打破三个传统 trade-off:RonA 不再以短路耐量为代价(优化饱和电流抑制峰值,SCWT 反而从 3G 的 2.7 μs 增到 4G 的 3.8 μs)、VGS(on) 可从 18V 降到 15V(直接复用 Si MOSFET 驱动电路,buck 99% 效率几乎不变)、关断不需要负压(Crss/Ciss 比降低 + Vth 提高,抑制 self-turn-on)。代价是开关速度暴涨(内部 R_G_INT 降到 1/6,dv/dt 突破 90V/ns),浪涌、振铃、布线电感问题反而比 3G 更尖锐——设计深度需要更高,不能简单认为"换上去就完了"。

主线坐标:第 5 站 · 逆变器(栅驱 + 功率模块) · ↑ 全景主线

核心要点

ROHM 4G SiC 跨过了 3 个传统折中,但快开关本身把布板/EMC 的难度推到 IGBT 时代远未达到的水平。

三个 trade-off 同时打破:RonA -40 %、VGS(on) -3V、关断不需 -Vneg
开关速度 di/dt 在 R_G_EXT=2.2 Ω 时达 23.4 A/ns、dv/dt 91.5 V/ns —— Si MOSFET 时代未见的数量级
桥臂保护拓扑按 single-end vs half-bridge × hard vs soft switching 四象限划分(table 3-2)
tDT 死区时间最小值由 (C_OSS_HS + C_OSS_LS) × VOUT / IL(off) 决定,不是经验值
snubber 设计三式 PSNB / CSNB / RSNB 严格按能量平衡推,实测 1206V → 1070V 浪涌(-136V)
VGS 测量必须用光纤隔离探头,差分探头会把噪声当成信号而显示假浪涌
22-piece JEITA 全套可靠性测试 0 failure(life + stress, ED-4701 系列 + JESD22)

topic-sic-devices 是 SiC 物理基础,topic-mosfet 是 MOSFET 总论。本页是基于 ROHM 64AN119E 完整 ingest 的 4G 工程化深度页。

1. 4G 开发的三个目标

ROHM 在 2010 量产 SiC MOSFET 平面型,2015 沟槽型(3G),2021 升级 4G。这一代不追求继续降 RonA,而是把 RonA / 易用性 / 可靠性三个维度同时推前。下图把 3G 与 4G 的关键数字差异展开:

3G ↔ 4G 三 trade-off 数字对比

1.1 低损耗 —— RonA 降 40 %

由于 SiC 的击穿场强约为 Si 的 10 倍,在同样耐压下漂移层可以做得更薄、单位面积电阻更低。但 SiC 沟道载流子迁移率受技术成熟度限制,沟道电阻比硅大。所以 4G 在 cell 缩小化 + 工艺优化两条线上把 RonA 降 40 %:相同 RDS(on) 级别芯片面积更小、封装可以下沉、QG/COSS/Crss 同步下降。

650 V 等级横向比较:SiC MOSFET 芯片面积 ≈ Si MOSFET 的 1/100,SJ-MOSFET 的 1/10。1700 V 以上 SJ-MOSFET 几乎没有量产产品(深 epi + 高 QG 不经济),SiC 是唯一兼具低 RDS(on) + 快开关的选项。

1.2 易用性 —— VG(on) 从 18V 降到 15V

3G SiC 推荐 VG(on)=18V,比 Si MOSFET 的 15V 高 3V → 不能直接复用既有 Si 驱动 IC。4G 通过优化沟道掺杂提高 VGS-RDS(on) 曲线的"早饱和":VGS=15V 已接近最低 RDS(on),18V 进一步降的余量只有 ~5 %。这意味着直接复用 Si 驱动电路,改板成本大幅降低。

实测:Buck 转换器(500V/250V/50kHz/SCT4018KR),VG(on)=15V 与 18V 的效率曲线几乎重合(0.7-6 kW 全负载段差 < 0.05 %)。轻载稍微 15V 高 0.05 %(因为驱动损耗低),重载 18V 高 0.05 %(沟道更通)——实际场景几乎无差。

1.3 可靠性 —— 短路耐量与 RonA 解耦

传统降 RonA 必同时让饱和电流增大、短路峰值飙升、SCWT 下降。4G 通过器件结构改造抑制饱和电流,即使 RonA 降 40 %,SCWT 反而提升:

代	产品	RDS(on)	饱和电流(800V/Tj=25°C)	SCWT
3G	SCT3040KR	40 mΩ	≈ 1400 A	2.7 μs
4G	SCT4036KR	36 mΩ	≈ 1100 A(-21%)	3.8 μs(+41%)

注:此处 3.8 μs 是 64AN119E app note 在 DPT 对比条件下的实测参考值。更新:SCT4036KR datasheet Rev.005(2024-09)已把短路耐量 tsc 列入 spec —— typ 4.5 μs @VGS(on)=15V / 4.0 μs @18V(VDS≤800V,VDSpeak≤1200V,Tvj_start=25°C,RG=2.2Ω)。设计取值以 datasheet spec 为准,app note 的 3.8 μs 是不同条件下的对比测量。

2. 4G 关键特性详解

2.1 VDS-ID 特性 vs SJ / IGBT

MOSFET 在饱和前是电阻区,VDS 与 ID 成正比;IGBT 因 PN 结存在 0.7-1 V 阈值,饱和压降不会到 0。SiC 比 SJ-MOSFET 强:高温下 RDS(on) 增大幅度低,所以高温段反而比 SJ 优势放大。

实测对比(1200V,VGS=15V,SCT4036KR vs IGBT 1200V VGE=15V vs SJ-MOS 900V VGS=10V):

25 °C:1V 处 4G SiC 通 13A,IGBT 通 2A(被 V_CE_offset 吃掉),SJ 通 3A
150 °C:4G SiC 反而拉开 IGBT 与 SJ 的差距,因为 SJ 的 RDS(on) 双倍化,SiC 只增 ~50 %

2.2 VGS / RDS(on) 关系

SiC 沟道电阻强依赖 VGS。4G(SCT4026DR,29A)在 VGS=6-8V 区间 RDS(on) 急剧上升,VGS=10V 以上进入平稳段。VGS=18V 处接近最优,15V 处约 1.1× 最优——很多人误以为 12V 也"能用",但 RDS(on) 会到 2× 最优,稳态损耗翻倍。

温度依赖:低 VGS 高温场景反而 RDS(on) 降低(沟道反型加强)。这意味着并联多颗 SiC 在低 VGS + 高温场景电流会向最热那颗集中(经典并联热失控)。设计并联时务必驱动到 VGS=15V 以上的"饱和"段,避免在沟道电阻主导区跑。

2.3 RDS(on) 温度系数

RDS(on)(T) 比 25 °C 增大倍数 α:

750 V SCT4xxx:25 °C → 175 °C,α ≈ 1.5(漂移层占比小)
1200 V SCT4xxx:25 °C → 175 °C,α ≈ 2.0(漂移层占比大,温度敏感)
对比:SJ-MOSFET 同条件 α ≈ 2.5;Si IGBT VCE(sat) 略增但不到 2×

工程意义:高压 SiC 在高温下损耗几乎线性放大,系统设计要按 T_j_max 工况算 RDS(on),不能用 25 °C 数字乘个 1.2 兜底。

2.4 VGS - ID 转移特性 + 自然 Vth 设计

4G SCT4036KR 在 ID=10 mA 处 Vth ≈ 4V(室温),接近 Si MOSFET 的 Vth——这是 self-turn-on 抑制的核心,把误触发余量从 0V → Vth 拉到 4V。

但 Vth 随温度下降:Tj=150 °C 时 Vth ≈ 2.8V。自动驾驶环境 -40 °C 到 +150 °C:Vth 在 -25 °C 是 5V,150 °C 是 2.8V,设计时按最低温度算"误触发余量",按最高温度算"导通余量"。

2.5 Turn-on / Turn-off 波形

DPT 条件:VIN=600V,RG=3.3Ω,VGS=0→18V,250 μH 感性负载。

4G SCT4036KR vs 3G SCT3040KR(同 RDS(on) 级,DPT 同条件):

	Eon @ 50A	Eoff @ 50A	总开关损耗
3G SCT3040KR	620 μJ	410 μJ	1030 μJ
4G SCT4036KR	330 μJ(-47%)	100 μJ(-76%)	430 μJ(-58%)

关断损耗降幅大于开通,因为关断段被 Coss 充电主导,4G 把 Coss 大幅压低。

2.6 Capacitance(图 2-9)

4G 比 3G 各项电容都降:

容量	3G SCT3040KR	4G SCT4036KR
Ciss(@VDS=400V)	~ 3 nF	~ 3 nF(不变,被驱动决定不缩)
Coss(@VDS=400V)	~ 250 pF	~ 100 pF(-60%)
Crss(@VDS=400V)	~ 60 pF	~ 10 pF(-83%)

Crss/Ciss 比从 0.02 → 0.003(图 2-10;3G = 60pF/3nF = 0.02,4G = 10pF/3nF ≈ 0.003),这是 4G 不需要负压关断的关键 —— self-turn-on 公式 $V GS \approx \frac{C g d}{C g s + C g d} \cdot v (t)$ 的耦合比缩约 6×。

2.7 内部栅极电阻 R_G_INT 降 5/6

3G R_G_INT ≈ 6 Ω,4G ≈ 1 Ω(降到 1/6)。即使 4G 芯片面积更小(理论上 R_G_INT 应该升高),晶圆工艺优化反向把它压下去了。

R_G_INT + R_G_EXT 求和决定开关速度;R_G_INT 占比降 → R_G_EXT 微调对开关速度影响更线性、调整余量更大,这是 4G 在 R_G_EXT 扫描下损耗优化空间更大的物理根因。

2.8 短路耐受波形

VGS=18V,VDS=800V,Tj=RT,RG(ON)=0,RG(OFF)=47Ω(3G) / 15Ω(4G):

	饱和电流峰值	SCWT
3G	~ 1400 A	2.7 μs
4G	~ 1100 A	3.8 μs

工程注释:表中 4G 3.8 μs 是 app note DPT 对比条件下的实测值;SCT4036KR datasheet Rev.005 现已 spec tsc = 4.5 μs @15V / 4.0 μs @18V(RG=2.2Ω,Tvj_start=25°C)—— 早期"数据手册没短路耐量栏"的说法对新版已不成立。但 datasheet 只担保 25°C 起始温度,高温起始 Tvj 下 tsc 显著退化且未 spec,故实际 EV 主驱设计仍按 IGBT 那套去饱和保护(响应链留 2× 余量,见 §9 Corner 2)更稳。

3. 栅极驱动设计

3.1 栅极驱动 IC 选型 5 要点

设计 4G SiC 栅驱时关注:

驱动电压:满足 -4V ~ +21V(4G window)的最大额定。注意 surge rating 是 -4V ~ +23V,常态运行不能进 surge 区
驱动能力:输出峰值电流 + 开关频率。4G 速度更快,1-2 A peak 不够,建议 6-10 A
传播延迟:Primary-Secondary 隔离延迟 + 上下管 PWM 对齐误差 → 影响 dead-time 设计
保护功能:Miller Clamp / DESAT / OCP / UVLO 是否内置
CMTI 共模瞬态抗扰度:dv/dt 高(可达 100 V/ns)的 SiC,CMTI 至少 100 V/ns,推荐 200 V/ns(BM61M41RFV-C 等)

驱动 IC 分两类:

Simple(SOP-8 / SSOP-10):只输出驱动信号 + 信号隔离
Complex(SOP-20 ↑):支持负压、温度监控、DESAT、UVLO、隔离电源

3.2 推荐 VG(on)

4G 既可用 15V 也可用 18V,前者完全兼容 Si 驱动电路。Buck 实测(500V → 250V / 50kHz / SCT4018KR):99 % 效率,15V 与 18V 几乎重合,只在 5-6 kW 重载段 18V 稍优 0.05 %。

VG(off) 推荐 0V——4G Vth 设计提高 + Crss/Ciss 比降低,不需要 -3V 来抑制 self-turn-on。但实际应用里很多团队仍留 -3V 作为浪涌冗余设计(关断瞬态 VGS 振铃可能短暂到 -1V 以下,负偏置给的余量是为振铃留的不是为 self-turn-on 留的)。

3.3 VGS 窗口对比

3G → 4G 的额定窗口微调过, surge 额定降了 3V 是设计陷阱——不能把 3G 时代基于 +26V 浪涌做的"宽松"驱动方案直接 port 过来。

参数	3G SCT3xxxx	4G SCT4xxxx
VGS 额定	-4V ~ +22V	-4V ~ +21V(-1V)
VGS surge 额定	-4V ~ +26V	-4V ~ +23V(-3V)
推荐 + 驱动	+18V ~ +20V	+15V ~ +18V
推荐 - 驱动	0V(不强求,可负偏)	0V(完全可)

注意:4G 的 surge 额定降了 3V,这是设计陷阱——3G 时代用上 +26V 浪涌做"宽松"设计的代码不能直接 port 过来。

3.4 外部栅极电阻 R_G_EXT 扫描

SCT4062KR(1200V,62 mΩ)在 VIN=600V / 250 μH / VGS=0→18V 条件下 DPT,R_G_EXT 从 2.2 Ω 扫到 10 Ω,3 个量(dv/dt / di/dt / VGS 负浪涌)随 RG 单调变化:

R_G_EXT 扫描下 dv-dt di-dt VGS 负浪涌

R_G_EXT	VGS 负浪涌(非开关侧)	dv/dt(turn-on)	di/dt(turn-on)
10 Ω	-0.815 V	51.5 V/ns	15.1 A/ns
4.7 Ω	-1.16 V	78.6 V/ns	17.6 A/ns
3.3 Ω	-1.46 V	90.0 V/ns	18.8 A/ns
2.2 Ω	-1.73 V	91.5 V/ns	23.4 A/ns

R_G_EXT=2.2 Ω 已经把 VGS 负浪涌推到 -1.73 V,距离 surge 限值 -4V 只剩 2.3V 余量。di/dt 23 A/ns 是 Si MOSFET 时代未见的数量级——回路电感 10 nH × 23 A/ns = 230V 寄生电压,直接威胁 VDS surge。

工程建议:R_G_EXT 从 4.7-10 Ω 开始调,逐步往 3.3 Ω 试,每降一档必看 VDS surge 不超 VDSS × 0.85。

3.5 VGS 测量必须光纤隔离探头

差分探头在 100 V/ns dv/dt 环境下会把电源/接地耦合的噪声当成信号,显示假浪涌。对比测量(同一波形):

差分探头:VGS 上沿振铃峰值 +20 V(假信号)
光纤隔离探头(optically isolated):VGS 上沿振铃峰值 +18 V(真信号)

ROHM 评估板 P05SCT4018KR-EVK-001 已带光纤探头接口。量产研发要复现 ROHM 数据必用光纤,差分探头测出的浪涌结论不可信。

3.6 VDS 浪涌抑制 — Snubber 设计三式

非放电型(non-discharge)snubber 把超过 HVdc 的 surge 能量消耗在 RSNB 上。设计三式:

功率消耗(RSNB 上,设计 RSNB 时计算 PSNB):

P S N B = \frac{L M A I N \times I M A I N ^{2} \times f S W}{2} [W]

电容值:

C S N B = \frac{L M A I N \times I M A I N ^{2}}{V S U R G E ^{2} - V H V d c ^{2}} [F]

电阻值(让一周期内 CSNB 完全放电):

R S N B < \frac{- 1}{C S N B \times ln [ ( V S U R GE - V S N B ) / V S U R GE ]} \times \frac{1}{f S W} [Ω]

实测(SCT4018KR,R_G_EXT=3.3 Ω):turn-off 浪涌从 1206 V 降到 1070 V(-136V),开关速度几乎不影响。RSNB 选 10 Ω(三个并联,0.66 W each)。

非放电 snubber 适合高频电路,但要求 4 层以上 PCB(分布严格);如果 layout 紧凑(< 4 层),改用 RCD snubber 更现实。

3.7 死区时间 tDT 设计

桥臂上管关断后下管开通前必须等 COSS 完成充放电,否则会出现"原本不该出现的开关损耗"(下管开通时上管 COSS 还没充满 HVdc):

t D T > \frac{( C O S S , H S + C O S S , L S ) \times V O U T}{I L ( o f f )}

陷阱:COSS 强依赖 VDS。datasheet 给的典型值是 VDS=某个测试电压下的(常 400V),实际开关时 VDS 从 0 扫到 VHVdc,COSS 跨 10 倍变化。保守估计:用 VDS < 1V 时的 C_OSS_MAX(图 3-9 的左端值),保证 tDT 留余量。

实例:VOUT=800V,IL(off)=10A,C_OSS_MAX (VDS<1V) = 1500 pF / colors

t D T > \frac{( 1500 + 1500 ) pF \times 800 V}{10 A} = 240 ns

设计取 300-500 ns,留 25-100 % 余量。

3.8 Self-turn-on 抑制三方案

self-turn-on(自开通)物理路径:对管 turn-on 产生 dv/dt → 通过 Cgd 耦合到栅极 → VGS 抬高过 Vth → 本管误开通。4G 通过提高 Vth + 降 Crss/Ciss 比已经压住大部分,但布板差时仍会触发。三种对策:

G-S 加 1-5 nF 陶瓷电容:把 Cgs 增大,公式中 $\frac{C g d}{C g s + C g d}$ 比降低
Active Miller Clamp MOSFET:VGS 升到一定阈值后并入低阻路径,主动钳到 0V
关断负偏置(-3V):经典做法,4G 不强求但可作为冗余

放置原则:所有 G-S 保护元件必须紧贴栅极、源极引脚,2 cm 内,寄生电感最小化。否则保护电路自身寄生电感会让保护信号"晚到一步",把保护变成噪声源。

3.9 负浪涌抑制

VGS 负浪涌路径:对管 turn-off 时下降的 VDS 通过 Cgd 反向耦合 → VGS 被拉到负值 → 可能超过 V_GS_neg 额定(-4V)。

对策三选一:

G-S 加 SBD(从 source 到 gate 的肖特基):V_GS_neg 钳到 -0.3V 左右
G-S 加 1-5 nF 陶瓷(与 self-turn-on 共用)
Active Miller Clamp(与 self-turn-on 共用)

负浪涌的瞬时性比 self-turn-on 强(开关周期内多个 ns 级尖峰),所以 G-S 电容 + SBD 是首选组合。

3.10 推荐 layout —— Bridge 拓扑保护清单

ROHM AN 给出按 (topology × switching) 二维划分的保护要求(table 3-2):

拓扑	开关方式	必备保护
Single End	Hard	(1) G-S SBD,(2) RG
Single End	Soft	(1) G-S SBD,(2) RG
Half Bridge	Hard	(1) Active Miller Clamp,(2) Negative surge clamp SBD,(3) G-S Cap,(4) RG
Half Bridge	Soft	(1) G-S SBD,(2) G-S Cap,(3) RG

Half-bridge + hard switching 是最严场景 —— 同时承受 self-turn-on(dv/dt) 与 negative surge(di/dt),需要 4 重保护叠加。这正是 EV 主驱、OBC 拓扑的核心,4G 在这种场景下设计代价反而比 IGBT 高。

布局要点:

snubber / Miller clamp 元件距 MOSFET pin < 2 cm
driver source 与 driver IC 走平面回路(整面 GND 覆铜,不走单线)
用 TO-247-4L 时,Kelvin source 线长度 < 5 mm

4. TO-247-4L 开尔文源端子降损耗 ~65 %

传统 TO-247N(3 引脚)源极端子既给驱动当地、又流过几十 A 负载电流 → 源极电感 Ls 上的 $L s \cdot d i / d t$ 反向耦合到驱动回路、减慢开关速度。

TO-247-4L 多出一个 Kelvin source 引脚专门走驱动地,把驱动回路从功率回路彻底解耦。实测对比(SCT4036KE TO-247N vs SCT4036KR TO-247-4L,相同 die,DPT 800V/55A):

量	TO-247N	TO-247-4L	变化
VDS turn-off surge	951 V	1061 V	+12 %(变高)
ID turn-on di/dt	2.5 A/ns	5.3 A/ns	+112 %
ID turn-on overshoot	56.4 A	61.4 A	+9 %
Eon(@ 800V/55A)	1081 μJ	346.8 μJ	-68 %
Eoff(@ 800V/55A)	662.5 μJ	263.4 μJ	-60 %
总开关损耗	1743 μJ	610 μJ	-65 %

结论:TO-247-4L 总损耗降 65 %,但 surge 升 ~10 %。需要 snubber + G-S 保护更严的设计去换损耗收益。对 EV 主驱(fsw 50-100 kHz 持续)是非常值得的 trade。

5. 可靠性 —— JEITA / JESD22 全套通过

ROHM 4G SiC 22-piece 样本通过 JEITA ED-4701 + JESD22 全套测试:

Life Test(寿命测试):

项目	标准	条件	时长
High Temp Reverse Bias	ED-4701/100A-101A	Ta=T_j_max,VDS=V_DSS_max	1000 h
High Temp Gate Bias(+)	ED-4701/100A-101A	Ta=T_j_max,VGS=V_GS_max	1000 h
High Temp Gate Bias(-)	ED-4701/100A-101A	Ta=T_j_max,VGS=V_GS_min	1000 h
Temperature humidity bias	ED-4701/100A-102A	Ta=85 °C,RH=85 %,VDS=100V	1000 h
Temperature cycle	ED-4701/100A-105A	-55 °C(30 min)↔ 150 °C(30 min)	100 cycles
Pressure cooker	JESD22-A102C	121 °C,203 kPa[2 atm],RH=100 %	48 h
High Temp storage	ED-4701/200A-201A	Ta=175 °C	1000 h
Low Temp storage	ED-4701/200A-202A	Ta=-55 °C	1000 h

Stress Test(应力测试):焊接耐热 / 浸润性 / 热冲击 100 cycle / 引脚拉力 20N / 弯曲 10N — 22 pcs 全 0 failure。

样本设计标准:Reliability level 90 %、Failure level λ1=10 %、C=0 decision,基于 MIL-STD-19500 指数分布抽样计划。

6. 量产工程权衡

6.1 替换决策

替换决策的判断维度收拢到下面这张视图里,工程上按列对照即可:

原器件	应用	4G SiC 替换路径
650V SJ-MOSFET	OBC / 服务器电源	直接替换,同 VGS=15V 驱动,效率 +1-2 %
1200V IGBT	EV 主驱逆变器	替换为 SCT4xxxKR / KE 系列,效率 +3-5 %,fsw 50-100 kHz
1700V Si MOSFET	牵引 / 工业 UPS	几乎只有 SiC 能选,SJ 在该耐压段无量产

6.2 易踩坑的 5 个设计点

替换不是简单 footprint 改动,以下 5 个设计点要从头评估:

栅极浪涌钳位:VGS 额定窗口窄(-4V/+21V),开关速度快情况下振铃直接击穿。Active Miller Clamp + G-S TVS 双重保护
PCB 布板:开尔文源端子要求驱动 IC 单独引线,长度 < 5 mm,否则白用
寄生电感预算:回路电感从 IGBT 的 ~50 nH 缩到 SiC 的 ~10 nH,DC-link 电容到模块距离要重做布板
EMI 滤波:dv/dt 从 IGBT 的 ~5 kV/μs 拉到 SiC 的 ~30 kV/μs,CM 噪声主导,Y 电容要大、CMC 更严
死区时间:必须按 C_OSS_MAX × VOUT / IL(off) 算最小值,不能搬 IGBT 的 1-2 μs 经验值

6.3 何时选 TO-247-4L 而不是 TO-247N

TO-247-4L 总损耗降 65 % 是免费午餐,但有四个前提:

驱动 IC 引脚到 Kelvin source 走线 < 5 mm
snubber + G-S 保护必备(surge 高 10 %)
fsw > 50 kHz 才能把开关损耗占比拉高、收益放大
量产 PCB 工艺能保证 Kelvin pin 焊接 OK

fsw 低 + 走线难 + 工艺紧时,TO-247N 仍是稳妥选择。

7. 端到端 Worked Design — SCT4036KR 800V/50A 半桥硬开关

前面各节把 4G 的三个 trade-off 突破与栅驱要点讲清了,这一节把它们全部兑现到一个真实设计点:EV OBC PFC/整流级,800V DC-link、50A 峰值相电流、50kHz、半桥硬开关、单管 TO-247-4L。worked design 的每一步都从下面这张 primary-source 参数表取值,先把它钉死再算,避免二手数字漂移。SCT4036KR(TO-247-4L,1200V/36mΩ,datasheet Rev.005 2024-09):

参数	符号	值(typ,25°C)	条件
Drain-source 额定	VDSS	1200 V	—
连续漏电流	ID	43 A / 30 A	Tc=25°C / 100°C
RDS(on)	RDSon	36 mΩ(max 47)/ 150°C 72 mΩ	VGS=18V,ID=21A(α≈2.0)
Vth	Vth	2.8(min)～ 4.8(max) V	VDS=10V,ID=11.1mA
VGS 额定(DC)	VGSSdc	-4 / +21 V	—
VGS surge(<300ns)	VGSSsurge	-4 / +23 V	—
推荐 VGS_on	—	+15 … +18 V	—
推荐 VGS_off	—	0 V	—
内部栅阻	RG	1 Ω	f=1MHz,open drain
Ciss / Coss / Crss	—	2335 / 70 / 5 pF	VDS=800V,f=1MHz
Co(er)	—	84 pF	VDS 0→800V
Qg / Qgs / Qgd	—	91 / 20 / 24 nC	VDS=800V,ID=21A
Eon / Eoff	—	239 / 26 μJ	VDS=800V,ID=21A,RG=3.3Ω,含 Qrr
tsc(短路耐量)	tsc	4.5 @15V / 4.0 @18V μs	VDS≤800V,RG=2.2Ω,Tvj_start=25°C
RthJC	RthJC	0.65(typ)/ 0.85(max) K/W	—
Body diode	VSD/trr/Qrr	3.3V / 9.2ns / 140nC	—

三点要立刻注意:① VGS_on 是 +15…+18V 区间,15V 只是「Si 驱动兼容」的可选下限,不是「4G 只能用 15V」——RDS(on)=36mΩ 是 @18V spec 的,15V 下略高(§2.2 约 1.1×);② datasheet 明令(note *6)VGS 不得低于 10V,否则热失控;③ datasheet 里的 Crss=5pF 是 @800V 值,与 §2.6/app note 的 @400V ~10pF 是同一器件不同测试电压(Crss 随 VDS 升高而降),self-turn-on 估算用哪个见 7.1。

7.1 Step 1 — 驱动电压选型

选 VGS_on = +15V、VGS_off = 0V。选 15V 而非 18V 的依据是复用既有 Si MOSFET 驱动 IC(改板成本);代价是 RDS(on) 比 18V spec 点高约 10%,但 ROHM Buck 实测(§1.2)15V 与 18V 全负载效率差 <0.05%——驱动损耗降低基本抵消了导通损耗上升,故 15V 选型成立。VGS_off=0V 依据 4G 的 Vth 抬高 + Crss/Ciss 比大幅下降(§2.6),不需负压抑制 self-turn-on。

self-turn-on 抬压量(用 §2.6/app note 的 @400V 耦合值 Crss=10pF、Ciss=3000pF,取 dv/dt 扫过 0→800V 的中段耦合,比 datasheet @800V 的 Crss=5pF 更保守):

V GS in d = \frac{C r ss}{C i ss + C r ss} \cdot Δ V D S = \frac{10 pF}{3000 pF + 10 pF} \times 800 V \approx 2.66 V

关键裕量分析:datasheet Vth min = 2.8V @25°C,即最坏管(low-Vth 批次)在室温余量已只有 2.8 - 2.66 = 0.14V;SiC Vth 温度系数约 -7 mV/°C,150°C 时 typ Vth 落到约 2.8V、min 更低 → 高温 + low-Vth 角余量转负。结论:0V 关断在最坏角不安全,必须加 G-S 电容(Step 4 补偿)。

7.2 Step 2 — 外部栅极电阻 RGEXT 选取

目标 dv/dt ≤ 80 kV/μs(EMI 与开关损耗的平衡点)。SCT4036KR datasheet 未给 RGEXT 扫描,借 §3.4 的 SCT4062KR(同 4G 平台,dv/dt-RG 趋势代表性一致)扫描表定档:

RGEXT (Ω)	VGS 负浪涌	dv/dt (V/ns)	di/dt (A/ns)
10	-0.815 V	51.5	15.1
4.7	-1.16 V	78.6	17.6
3.3	-1.46 V	90.0	18.8
2.2	-1.73 V	91.5	23.4

选 RGEXT = 4.7 Ω:dv/dt = 78.6 kV/μs < 80 ✓;VGS 负浪涌 -1.16V,距额定 -4V 余量 2.84V ✓。

寄生过压校验(回路电感 Lloop = 20nH,4 层 PCB 初估,di/dt 取 4.7Ω 档 17.6 A/ns):

V D S p e ak = V D C + L l oo p \cdot \frac{d i}{d t} = 800 + 20 nH \times 17.6 A/ns = 1152 V

限值 VDSS × 0.85 = 1200 × 0.85 = 1020V → 1152 > 1020V,FAIL。需压 Lloop 或加 snubber。压 Lloop 到 15nH(DC-link 电容贴近端子)得 VDSpeak = 800 + 15×17.6 = 1064V,仍略超 1020V → 折中方案:压 Lloop = 15nH + 轻 snubber。

非放电 snubber(三式见 §3.6,Imain=50A)。关键:能量平衡式里的 Vsurge 是加 snubber 后的钳位峰值,即设计目标值,而非未加 snubber 的估算峰值 1064V —— 把 Vsurge 取成 1064V 反代出的 CSNB 只会把峰值再钳回 1064V,毫无削峰(sqrt(800²+15nH×50²/76pF)=1064.6V=未加 snubber 值)。要满足自定判据 VDSpeak ≤ 1020V,须取目标钳位值 Vsurge = 1000V(< 1020V 限值,留 20V 裕量):

P S N B = \frac{L l oo p \cdot I mai n ^{2} \cdot f s w}{2} = \frac{15 nH \times 5 0 ^{2} \times 50 kHz}{2} \approx 0.94 W

C S N B = \frac{L l oo p \cdot I mai n ^{2}}{V s u r g e ^{2} - V H V d c ^{2}} = \frac{15 nH \times 2500}{100 0 ^{2} - 80 0 ^{2}} \approx 104 pF

反代验证:CSNB = 104pF → 峰值 = sqrt(800² + 15nH×50²/104pF) ≈ 1000V < 1020V ✓(相对未加 snubber 的 1064V 削峰 ~64V)。RSNB 选 10Ω(与 §3.6 实测参数一致),PSNB 拆三个并联 0402(≈0.31W each)。

7.3 Step 3 — 死区时间 tDT

死区最小值由 COSS 充放电决定(§3.7)。COSS 强依赖 VDS:datasheet Coss = 70pF @800V,但 VDS<1V 时为 C_OSS_MAX(app note Fig 3-9 左端,约 1500pF)—— 保守用 1500pF:

t D T > \frac{( C O S S H S + C O S S L S ) \cdot V O U T}{I L o f f} = \frac{2 \times 1500 pF \times 800 V}{50 A} = 48 ns

取 tDT = 100 ns(留 ~108% 余量,兼顾 -40°C 驱动 IC 传播延迟变慢)。陷阱:不能套 IGBT 经验值 1-2 μs(浪费有效电压窗口、压低 fsw 效率),也不能套过短值造成上下管直通。

7.4 Step 4 — Self-Turn-On 验证 + G-S 电容选取

7.1 已算出最坏角(low-Vth + 高温)余量转负,必须补偿。加 G-S 陶瓷电容 CGSext = 2.2nF 增大 Ciss:

V GS in d = \frac{10}{3000 + 2200 + 10} \times 800 \approx 1.54 V

以 150°C typ Vth ≈ 2.8V 计,余量 = 2.8 - 1.54 = 1.26V(从裸 0V 关断的 0.14V 最坏角提到 1.26V)。电容紧贴栅-源引脚 < 2cm 放置,否则寄生电感使保护信号"晚到"(见 §3.8)。

7.5 Step 5 — 封装选型 + 损耗核算

TO-247-4L vs TO-247N(app note §4 同 die DPT 对比,800V/55A):

量	TO-247N	TO-247-4L	变化
Eon @800V/55A	1081 μJ	347 μJ	-68%
Eoff @800V/55A	663 μJ	263 μJ	-60%
总 / switch / cycle	1744 μJ	610 μJ	-65%

(datasheet 单管 spec Eon=239μJ / Eoff=26μJ 是 @800V/21A、RG=3.3Ω 条件,与本对比的 55A 点不同,不可直接混用——app note §4 才是同 die 换封装的对照。)

50kHz、半桥 2 switch 开关损耗:

P s w = 2 \times 610 μ J \times 50 kHz = 61 W

vs TO-247N 的 2 × 1744μJ × 50kHz = 174W,节省 113W → 选 TO-247-4L。前提:驱动 IC 到 Kelvin source 走线 < 5mm(否则 65% 节省消失,见 G5)。

设计结论:VGS_on = +15V / VGS_off = 0V / RGEXT = 4.7Ω / tDT = 100ns / CGS = 2.2nF / TO-247-4L / 轻 snubber(CSNB 104pF + RSNB 10Ω,把 VDS 峰值钳到 ~1000V < 0.85·VDSS=1020V)/ Lloop 压到 15nH。半桥开关损耗 61W,self-turn-on 最坏角余量 1.26V。

8. Gotcha 链(7 条)

ROHM 4G SiC 常见设计陷阱,按严重程度从高到低排。每条都以 datasheet Rev.005 或 app note 的实测数字为锚,不用经验口诀。

G1(最高危):VGS surge 额定从 3G +26V 降到 4G +23V——datasheet Rev.005 明确 SCT4036KR VGSSsurge = -4/+23V、VGSSdc = -4/+21V。3G 时代基于 +26V 浪涌裕量做的"宽松"驱动方案(如无钳位、放任浪涌跑到 +24V)直接 port 到 4G 会击穿。必须用 TVS 或 Active Miller Clamp 把驱动侧 VGS 常态钳在 +21V(DC 额定)以内、瞬态不越 +23V(见 §3.3)。

G2:RGEXT 每降一档必重测 VGS 负浪涌。datasheet 确认 4G 内部 RG = 1Ω(3G ≈ 6Ω)——外阻调控更线性,但也意味着 RGEXT 从 10→2.2Ω 时 di/dt 从 15.1→23.4 A/ns、VGS 负浪涌从 -0.8→-1.73V。不能套 3G 的 3.3Ω 经验值直接用,否则负浪涌逼近 -4V 额定时已无余量感知(见 §3.4)。

G3:最坏角 self-turn-on 余量可低到 0.14V,甚至转负。别被"室温典型 Vth≈4V"误导——datasheet Vth spec 是 2.8V(min)～4.8V(max)@25°C,low-Vth 批次室温余量已只有 2.8-2.66=0.14V;150°C 下 Vth typ 落到约 2.8V、min 更低,最坏角(low-Vth + 高温)余量转负。半桥硬开关必须加 G-S Cap(2.2nF 把耦合抬压从 2.66V 压到 1.54V,余量回到 1.26V)。

G4:死区时间不能用 IGBT 经验值(1-2 μs)。SiC 的 COSS 在 VDS<1V 时为 C_OSS_MAX ≈ 1500pF(app note Fig 3-9),而 datasheet spec 值 Coss=70pF 是 @800V —— 差约 20×。套 IGBT 的 1μs 远超需要、浪费有效开关窗口;套过短值(如 20ns)会造成上下管直通(DC-link 短路)。必须按 (COSSHS+COSSLS)×VOUT/ILoff 用 C_OSS_MAX 实算(本页 worked design 得 48ns,取 100ns)。

G5:TO-247-4L Kelvin source 走线 > 5mm 时 65% 节省消失。Kelvin source 的价值在于把驱动回路与功率回路解耦——走线过长引入与功率源极等效的寄生电感,反向耦合重现,实测损耗反弹至接近 TO-247N 水平。量产 PCB 布板时 Kelvin pin 到驱动 IC 地引脚的铜皮路径必须实测,不能只看原理图连通(见 §4)。

G6:VGS 测量用差分探头在 100 V/ns 环境下显示假浪涌。差分探头共模抑制比(CMRR)在 100MHz 以上急剧下降,100 V/ns dv/dt 产生的高频共模噪声被当成差模信号,实测比光纤探头多出约 +2V 假浪涌(+20V vs +18V,见 §3.5)。用差分探头的团队会基于假数据额外加保护、或漏检真实极端浪涌。研发验证必须用光纤隔离探头。

G7:并联时 VGS < 10V 运行导致热失控集流。datasheet note *6 明令 VGS 不得低于 10V,否则热失控——物理根因:低 VGS 段 RDS(on) 呈负温度系数(沟道电阻主导,§2.2),最热的管子 RDS(on) 最低 → 吸纳更多电流 → 更热 → 正反馈失控。多管并联必须驱动到 VGS ≥ 15V(进入漂移层主导的正温度系数段)。特别注意:部分团队用 VGS=12V "省电压",虽在 10V 红线之上,但仍处 RDS(on) 约 2× 最优的沟道电阻主导区,并联均流已不可靠。

9. Corner 分析(3 条)

worked design 锚在 25°C / 50kHz 标称点,以下三个极端角落会突破标称假设,量产设计必须单独核。

Corner 1:低温 -40°C — 驱动时序裕量压缩。self-turn-on 侧 Vth(-40°C) 升高(SiC 负温度系数,约 5V),余量 5 - 2.66 = 2.34V,这一维度无风险。真正的风险在时序:驱动 IC 传播延迟低温增加约 20%(SOP-8 典型 tr 从 20ns → 24ns 量级)——死区设计应按低温最大延迟 + C_OSS_MAX 计算,而非室温值。对 50kHz(死区 100ns >> 4ns 增量)影响有限,但 100kHz 高频设计需重算。

Corner 2:高温 150°C 反复短路 — tsc 退化未 spec。datasheet Rev.005 已给 tsc typ = 4.5μs @15V / 4.0μs @18V,但仅担保 Tvj_start = 25°C;SiC 的短路耐量随起始结温升高显著退化(饱和电流随温升下降但发热积累更快),高温起始 tsc 未在 datasheet 或 64AN119E 中列出。保守设计:去饱和(DESAT)保护响应链 (tblank + tDESAT + tSOFT) < 1.5μs,对 25°C 的 4.0μs 留 > 2× 余量,吸收高温退化的未知量。§5 的 HTGB 1000h 0 failure 只证静态高温应力通过,不覆盖高温反复短路。

Corner 3:双管并联 100kHz — Vth 散差与 Coss 不匹配。datasheet Vth spec 宽达 2.8～4.8V(±1V 级批次散差),并联时两个高频放大效应叠加:① 较低 Vth 管先开通,承受更高 di/dt 冲击;② Coss 偏差造成充放电时序不同步(ZVS 建立时间差),100kHz 时死区占 1/fsw = 10μs 的比例升高,不同步效应被放大。工程对策:同批 Vth 筛选(拉窄到 ±0.1V)、死区留 150% 余量、Kelvin source 阻抗完全对称走线(见 topic-sic-mosfet-parallel)。

Cross-references

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topic-sic-devices — SiC 半导体物理与代际演进
topic-sic-gate-loop-parameters — dv/dt 与 di/dt 的回路参数控制
topic-sic-mosfet-parallel — 多管并联均流问题
topic-sic-power-module-datasheet — datasheet 关键数字解读
topic-power-device-comparison — Si / SiC / GaN 横向决策框架
topic-gate-driver — 驱动 IC 选型 + Active Miller Clamp
topic-inverter-gate-driver — 量产驱动 IC 实例
topic-mosfet-datasheet-reading — MOSFET 数据手册参数解读(NXP 风格)