半桥双脉冲测试 (DPT) — 动态损耗 / 过冲 / EMC 风险的换流表征方法论

低侧关断时 $Vge$ 先降到还能维持负载电流的最低值,随后进入近似恒定的 Miller 平台;这段平台里 driver 主要在抽 Miller 电荷 $Qgd$,而 $Vce$ 快速抬升。等电流开始转移到对侧 FWD 之后,主导量就不再只是栅极电流,而是换流回路里所有寄生电感共同承受的 $dIc/dt$。因此关断过冲的一阶模型是:

其中 $Vf$ 是对侧 FWD 的正向恢复压降。关断末尾的高频振铃也不是"示波器噪声",而是寄生电感与器件等效输出电容 $Coes$ 的二阶响应:

这个频率决定了 EMC 频谱主峰落在哪里。因此关断损耗必须按真正发生电压电流重叠的区间积分,而不是只盯某个名义下降时间:

再次开通时低侧 $Vge$ 先越过 $Vth$、$Ic$ 开始爬升,但真正把波形推向最暴力状态的不是沟道刚导通那一刻,而是低侧已接管负载电流、对侧 FWD 却还没完全恢复反向承压的那一小段。此时桥臂里流动的不只是负载电流,还叠加了抽空对侧 $Qrr$ 存储电荷所需的附加电流,所以低侧峰值电流高于负载电流:

$Irr$ 是 FWD 反向恢复的峰值电流,与换流 $dIc/dt$、结温 $Tj$、正向电流 $If$ 正相关。这正是半桥开通与单管开通最本质的区别:单管模型里你主要关心 driver 能否把 $Qgd$ 推过去;半桥模型里你还必须关心对侧 FWD 的反向恢复会不会把本侧电流尖峰、对侧过冲和后续 EMC 一起抬高。因此单纯把 $Rgon$ 做小并不天然等于更低整桥损耗——它可能只是把问题从平台时间转移成更高的 $Qrr$ 尖峰与更坏的换流噪声。

半桥再开通时主动器件承担自己的开通损耗,但对侧器件在 FWD 关断、重新建立反向承压的那一小段里也在吃能量,而且这份 $Qrr$ 能量在硬换流下由主动器件的开通吃掉。若只看主动管的名义 $Eon$、忽略 FWD 恢复的贡献,就会系统性低估热负担,进而低估 snubber、dead-time 与封装寄生对整桥温升的影响。更稳的口径是:把"沟道重叠损耗"和"FWD 恢复代价"分开算,再一起放回热预算(§5 的 IKW75N65EH5 恰好把 $Qrr$ 已并入手册 $Eon$,是一个方便的反例,提醒你务必确认手册 $Eon$ 是否已含二极管恢复)。

测量带宽的一阶估算靠边沿时间。以本页 worked design 的 IKW75N65EH5 关断电流下降时间 $tf=41\text{ns}$ 为例:

为避免探头在带宽边缘直接吃掉幅值与相位,测量链带宽通常至少取信号带宽的 3–5 倍:

实用推荐 ≥ 100 MHz(既覆盖 IGBT 的 41 ns 关断,也覆盖 SiC MOSFET 的 5–10 ns 边沿,同一台架通用);示波器模拟带宽 ≥ 200 MHz、采样率 ≥ 1 GSa/s。对半桥更稳妥的测法是把低侧 $Vce$ 直接当作开关节点电压,并尽量在器件引脚附近测,而不是在远端铜皮上夹一个"看起来也差不多"的测点。

电流传感的选择本质是在带宽和插入寄生之间交换,没有免费午餐——这张表按 DPT 场合排序。

工程上首选同轴分流器直接量低侧电流(高带宽、地参考固定),再用 Rogowski 兜底高侧验证。除低侧 $Vce$、$Vge$、$Ic$ 外,最好把高侧 $Vge$ 也一起看,因为很多 dead-time 边界与误开通只会在对侧 gate 波形里露出来。

最容易被忽略的误差源是电压与电流两条通道的传播延时差。每 0.5 m 同轴电缆约 2.5 ns 延时;$Vce$ 与 $Ic$ 探头线长差 0.3 m 就带来约 1.5 ns 错位。对 41 ns 边沿,1.5 ns 错位使积分窗口错开约 3.6%,直接改写积出来的损耗。补偿方法是用示波器内置的 deskew:用一个脉冲源同时激励两个探头(电压探头跨分流器、电流探头量同一分流器电流),对齐上升沿到 ≤ 1 ns 后锁定设置,之后不得再改探头位置或线缆长度。你以为的器件差异,可能只是线缆长度差异。

电感量 $L$ 的唯一约束:在第一脉冲(建流脉冲)期间把电流从 0 建到目标 $Ipk$。母线近似恒压,电流线性上升,脉宽为:

工程上取 $t1=20\sim 100\mu \text{s}$ 合理(太短则驱动器输出抖动占比大;太长则 DUT 自热改写测量)。第二脉冲(换流脉冲)$t2$ 要够长以让完整 turn-off 波形展开、够短以让脉冲期间电流变化 $\Delta I$ 可忽略:

电感本身要求:额定电流留 15% 裕量防饱和,直流电阻足够小(建流压降 < 1% 母线),优选空芯或粉末磁芯(高饱和磁密、无骤然饱和),以免建流末段电感掉值、电流失控。

$Cbus$ 要同时满足高频去耦(开关瞬间母线不塌)和储能(整个脉冲周期维持电压)两项功能,用不同类型电容分层实现。

本地去耦的等效 ESL 决定能压多低的母线瞬降 $Vdip=ESL\cdot dIc/dt$。把陶瓷并联即可分摊 ESL(N 颗并联,ESL 约降为 1/N),§5 会算出这一步在 40 A 换流下把 $Vdip$ 压到 0.1 V 量级——远低于 1%。

先把工作点定下来——刻意对齐 datasheet 的开关表测试条件,好让结果能与手册直接比对。

按 §4.1 反解电感:取 $t1=50\mu \text{s}$、$Ipk=40\text{A}$、$Vbus=400\text{V}$。

取 $L=500\mu \text{H}$。电感规格:额定电流 ≥ 1.15 × 40 = 46 A(防饱和裕量);直流电阻 < 30 mΩ(建流压降 40 A × 30 mΩ = 1.2 V < 1% × 400 V);空芯或 Kool-Mu 粉末磁芯。第二脉冲取 $t2=3\mu \text{s}$,电流变化:

可接受。脉冲时序汇总:脉冲 1(建流)50 µs 把电流从 0 建到 40 A;间歇 5 µs 让 $Vge$ 归零、电流经 FWD 续流并使 FWD 正向饱和;脉冲 2(换流)3 µs 低侧重新开通触发换相。第二脉冲的关断沿是 $Eoff$ 窗口、开通沿是 $Eon$ + FWD $Qrr$ 窗口。

关断电流下降速率采用与 IGBT 页 §11 一致的口径:$tf$ 是 90%–10% 下降时间,故取平均斜率 $0.8Ipk/tf$。

关断过冲在良好布局(目标 $Lloop=20\text{nH}$)下:

安全裕量 $416/650=64\%<80\%$,PASS。若布局不佳 $Lloop=60\text{nH}$:$Vcepk=400+60\text{nH}\times 0.78\text{kA}/\mu \text{s}\approx 447\text{V}$($447/650=68.7\%$,仍 PASS,但已吃掉一半裕量)。这直观展示了过冲首先由布局决定:同一器件、同一电流,$Lloop$ 从 20 涨到 60 nH,过冲从 16 V 涨到 47 V。关断振铃频率由 $Lloop$ 与器件输出电容 $Coes$ 决定:

$Coes$ 强烈依赖 $Vce$,需从 datasheet 的输出电容曲线读 400 V 处的值。以 $Lloop=20\text{nH}$、$Coes$ 在 100–300 pF 范围为例,$fring$ 落在约 60–110 MHz——这就是关断振铃在 EMC 频谱里的主峰位置。这条频率是估算,读者须用实测 $Lloop$ 与 datasheet $Coes$ 复核,它对布局与器件都很敏感。

低侧第二脉冲开通时,高侧 FWD 从正向续流进入反向恢复,其存储电荷 $Qrr$ 叠加到低侧电流上,峰值 $Icpk=40\text{A}+Irr$。datasheet 给出 co-pack FWD 的 $Qrr=1.33\mu \text{C}$($Vbus=400\text{V}$,$If=75\text{A}$,$dI/dt=1000\text{A}/\mu \text{s}$,$Tvj$ = 25°C;经 topic-igbt.md §4.1 实读)。DPT 的换流 $dIc/dt\approx 0.78\text{kA}/\mu \text{s}$ 接近手册的 1000 A/µs 条件,故 $Qrr$ 主要按正向电流缩放:

这是线性上界估算——实际 $Qrr$ 随 $If$ 呈亚线性(约 $I{f}^{0.5\sim 1}$),真值须从 datasheet 的 $Qrr$-vs-$If$ 曲线读,故 0.71 µC 偏保守。FWD 恢复在 $Vce=Vbus$ 时放能,这份能量并入低侧 $Eon$(IKW75N65EH5 datasheet 明确 "Energy losses include tail and diode reverse recovery"):

缩放到 40 A:$Eqrr\approx 400\times 0.71\mu \text{C}\approx 0.28\text{mJ}$。

下表把预测值汇总;所有能量按 IGBT 页 §5.4 的线性缩放口径($E\propto Ic$、$V$ 因子 = 1 因母线 = 测试电压 400 V)得到,实测须与 datasheet 的 $Eon$-vs-$Ic$ / $Eoff$-vs-$Ic$ 曲线比对(线性缩放在中段近似成立,曲线两端偏离)。

母线本地去耦按 8 颗 100 nF 并联(单颗 ESL ≈ 1 nH,并联后 $ESL\approx 0.125\text{nH}$),开关瞬间母线瞬降:

远低于 1% × 400 V,去耦足够。

datasheet 在 $Tj$ = 25°C 给参数,而实际工作在 $Tj$ = 125~150°C。这颗 H5 的温度行为很不"通用":$Eon$ 从 25°C 的 2.30 mJ 升到 150°C 的 3.00 mJ(+30%),但 $Eoff$ 仅从 0.90 升到 1.00 mJ(+11%)。$Eon$ 涨得多是因为它捆绑了 FWD 反向恢复,而 $Qrr$ 从 1.33 升到 3.70 µC(×2.78)随温度暴涨;$Eoff$(拖尾)在这颗寿命控制激进的 H5 上反而温度稳定。别套用"$Eoff$ 高温翻倍"的通用口径——那是慢速拖尾型 IGBT 的行为,对 H5 会高估 $Eoff$、低估 $Eon$。因此 DPT 必须在工作 $Tj$ 下重测:用加热台或连续脉冲让 DUT 稳定到 125/150°C(热敏电阻或红外测壳温、由热阻推结温),重测 $Eon$/$Eoff$/$Vcepk$。

能量由 $Esw=\int Vce(t)Ic(t)dt$ 计算,关键是积分上下界。按 IEC 60747-9 / Infineon 惯例:起点取 $Vce$ 开始从 $Vbus$ 下降(或 $Ic$ 开始上升)的那一刻,即 $Vge$ 过 $Vth$;终点(开通)取 $Vce$ 稳定到 $Vcesat$,终点(关断)取 $Ic$ 落到 2% × $Ipk$。常见陷阱:不同实验室用不同截止百分比(2% / 5% / 10%),可使结果差 15–30%。对比数据时务必确认积分边界一致,报数时把边界定义和测试条件随数据一起报。

精确积分要求 $Vce(t)$ 与 $Ic(t)$ 时间严格对齐。即使 1 ns 相位错位,在 $dE/dt$ 最大的开关边沿也会明显失真。标准流程是:断开 DUT 主电源;用脉冲源同时激励电压通道(跨分流器)与电流通道(量分流器电流);调示波器内置 deskew 使两通道上升沿对齐 ≤ 1 ns;锁定设置且不再改探头位置或线缆长度。§10 的 G2 给出 2 ns 错位对应的定量误差。

datasheet 值在 25°C,现场工作在 125°C。测量流程分三步:先在 25°C 初测、对齐 datasheet 值验证方法链正确;再用加热台或连续脉冲把 DUT 稳到 $Tj$ = 125°C(壳温测量 + 热阻反推结温);最后在高温下重测 $Eon$/$Eoff$/$Vcepk$——如 §5.6,H5 是 $Eon$+30% / $Eoff$+11%,而过冲因高温 $Qrr$ 暴涨可能略升。冬季冷启动场景还须补 −40°C:低温少子寿命变化会让 FWD 恢复峰值电流上冲、可能虚报过流。

第一优先级不是主观的"波形平滑度",而是最坏换流时 $Vcepk$ 不吃掉耐压裕量——实用口径是压在额定耐压约 80% 以下(§5 的 416 V/64% 达标),留余量给温度漂移、器件分散和测点误差。要做到这点,最先做的永远是减小换流环面积、把高频去耦贴在半桥旁、让正负电流回路重叠、优先降公共源电感,而不是先去调一个更大的栅极电阻。这也是 功率 PCB 设计 里 Kelvin 源极、局部陶瓷去耦和紧凑回流路径必须优先落地的原因。

外部 $Rg$ 改的是栅流,因此同时牵动 $di/dt$、$dV/dt$、反向恢复尖峰和开关损耗。在 Miller 平台附近($Vp$ 为平台电压)一阶近似:

工程上常把开通与关断电阻分开:开通允许稍慢用来压 $di/dt$ 与 $Qrr$;关断保留更低阻的下拉路径,避免误开通与直通。外加 $Cgs$ 的作用不同——它主要在几十 MHz 降低栅极回路阻抗、给 gate bounce 一条高频泄放通路;若主要矛盾已是关断态 $Vge$ 毛刺而非漏极尖峰,加 $Cgs$ 往往比继续放大 $Rg$ 更直接,但做得过大会拉长总充放电时间。外加 $Cgd$ 则直接塑形 Miller 区的边沿:

它更像控制开关节点频谱和共模激励的精细旋钮,而非笼统的"降速电容";若外加 $Cgd$ 通常还串一个小 $Rgd$,避免把反馈通路做成新的局部振荡源。

当布局和局部去耦已基本收敛后,RC snubber 才出场——它的职责是把剩余的高频换流振铃能量直接耗散掉,不是替差布局擦屁股的万能贴片(否则效率和热先付代价)。与此同时,高 $dVds/dt$ 经 $Cgd$ 反灌 gate 的路径必须单独处理:若关断态下拉阻抗不够低、公共源电感又偏大,对侧换流的位移电流就可能把本侧 $Vge$ 顶过阈值、长出直通。更稳的顺序是:先减小公共源电感与 gate 回路寄生,再保证关断路径足够强,必要时才用负压关断或 Active Miller Clamp 兜底,而不是只寄希望于"把 $Rg$ 再调大一点"。