LFPAK MOSFET 热设计 — 4 个封装 + PCB layout 全栈

功率器件L4别名 LFPAK 热设计 · LFPAK56D 热设计 · LFPAK88 PCB layout · clip bond thermal · PCB 散热设计 · 1 Watt rule · split copper layer · LFPAK thermal design guide · AN90003

本质与导读

本质 LFPAK 封装内 Rth(j-mb) 极低(0.35-2.5 K/W),真实散热瓶颈始终在 PCB 端 Rth(mb-amb) ~30 K/W——快 38×。所以 Pmax 由 PCB 设计而非选更高端封装决定:单层 5W,4-layer + 25 vias 阵列就到 10W,这是 clip bond 工艺的核心红利。

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核心要点

LFPAK 热设计的 4 个工程数字必须刻 muscle memory:① Rth(j-mb) 0.35-2.5 K/W(极低,封装内热路径短)/ ② Rth(mb-amb) ~30 K/W(PCB 端,真正 bottleneck,38× j-mb)/ ③ 1W rule(FR4 50-60 K/W,80°C 环境单器件大约 1W)/ ④ 4-layer 2× 提升(对应 25 vias 阵列)。一旦理解这四个数字,所有 Pmax 曲线都是它们的衍生。三件常见误区:其一,选 LFPAK88 因为 Rth(j-mb) 最低 → 但若 PCB 设计不变,Pmax 提升有限(主要靠 PCB 改进);其二,堆铜面积 > 30mm 期望线性提升 Pmax → 实际 diminishing returns,不如加 layer / vias;其三,双 MOSFET 紧贴摆放 → 互相加热(LFPAK56 < 10mm 阈值,LFPAK33 < 20mm 阈值)。LFPAK56D dual-die 封装看着方便,但 die 间 Rth 100 K/W 几乎绝缘 — 不要指望 "1 个 die 烫的时候另一个 die 帮忙散热"。

LFPAK 家族 4 封装对比

1. LFPAK 家族 4 个封装

LFPAK 是 Nexperia(原 NXP 标准产品事业部)的 MOSFET 封装系列,核心特点是 无引脚 + 大焊盘 + clip bond 工艺(LFPAK56 / 88,不是 wire bond)。4 个变种按"尺寸 + 工艺"分两档:

低功率 leadframe bond:LFPAK33(3.3×3.3mm,辅助负载)、LFPAK56D(5×6mm 双管,half-bridge 紧凑)
中高功率 clip bond:LFPAK56(5×6mm,中功率 buck/boost)、LFPAK88(8×8mm,主驱 inverter / DC-DC)

clip bond 工艺把 source 端用一整片金属夹替代 bond wire,source pin 同时承担电流路径 + 热路径。这是 §8 "split copper" 优化的物理基础。

1.1 尺寸 + Rth(j-mb) 对照

下表把 4 个变种放进同一行,封装内 Rth(j-mb) 差异跨 6× — 但实际系统散热提升远小于此(瓶颈在 PCB)。

封装	尺寸	工艺	Rth(j-mb) typ	典型 RDS(on)	应用
LFPAK33	3.3 × 3.3 mm	leadframe	2.0 K/W	5-100 mΩ	小信号 / 辅助
LFPAK56D	5 × 6 mm dual	leadframe	2.5 K/W(per die)	5-50 mΩ	half-bridge 紧凑
LFPAK56	5 × 6 mm	clip bond	1.0 K/W	1-30 mΩ	中功率 buck / boost
LFPAK88	8 × 8 mm	clip bond	0.35 K/W	0.4-5 mΩ	主驱 / 大功率 DC-DC

LFPAK88 Rth(j-mb) 比 LFPAK33 低 6× — 但下面会看到 这只是封装内的差距,实际系统 Pmax 提升远小于 6×,因为 PCB 端瓶颈。

2. 三种热传播 + 热-电类比

热传播三种方式 + 关键数字(Table 1-3 from AN90003):

方式	公式	关键参数	典型值
传导(conduction)	$Q = k \cdot A \cdot \frac{T 1 - T 2}{x}$	热导率 $k$ [W/m·K]	Cu 385 / Si 130 / FR4 0.3 / Air 0.024
对流(convection)	$Q = h \cdot A \cdot (T s - T amb)$	对流系数 $h$ [W/m²·K]	自然空气 10 / 强制空气 100 / 液冷 100-40k
辐射(radiation)	$Q = ε \cdot σ \cdot A \cdot (T 1^{4} - T 2^{4})$	发射率 $ε$	Cu polished 0.01 / Cu oxidized 0.65 / black 0.95

工程上 LFPAK 主要靠 传导(PCB 铜)+ 自然对流(空气),辐射在 25-125°C 量级几乎可忽略(<5%)。

2.1 热-电类比

ISO 26262 / 安全审查里常用"等效电路"分析散热:

热域	电域
温度 $T$ [°C]	电压 $V$ [V]
热流 $Q$ [W]	电流 $I$ [A]
热阻 $Rt h$ [K/W]	电阻 $R$ [Ω]
热容 $Ct h$ [W·s/K] = $m \cdot Cp$	电容 $C$ [F]

稳态分析直接用 Ohm law: $Δ T = Rt h \cdot P$ 。瞬态用 $Zt h (t)$ 曲线(参见 topic-zth-transient-thermal)。

3. 双热路径与 LFPAK56D 内部网络

MOSFET 的热从 die 出去走两条平行路径(Fig 11-13 from AN90003):

case 路径:die → 塑封 → top case → 空气(对流 + 辐射)
PCB 路径:die → mounting base → 焊盘 → PCB → 空气(主要散热路径)

两条路径并联,但 PCB 路径承担 80%+(case path 阻抗大,塑封导热差)。

LFPAK56D 双 MOSFET 热网络

3.1 LFPAK56D 双 die 内部热网络

AN90003 Fig 19 给出 LFPAK56D 内部的完整热阻网络:

节点对	Rth	物理
$T j 1 \to T mb 1$	2.5 K/W	die 1 → 自身 mounting base
$T j 2 \to T mb 2$	2.5 K/W	die 2 → 自身 mounting base
$T j 1 \to T j 2$	100 K/W	两 die 间直接耦合(高阻)
$T mb 1 \to T mb 2$	50 K/W	mounting base 间
$T mb \to T amb$	30 K/W	PCB 主路径

核心 insight:die 间 Rth(j1-j2) = 100 K/W 几乎绝缘 — 这意味着 die 2 不分担 die 1 的散热。所以在 half-bridge 应用里:

0.5W + 0.5W(两 die 同时导通) → 两 die 各自走自己的 PCB 路径,合理散热
1W + 0W(一个 die 导通,另一个关) → 那个 1W die 仅靠自己路径,显著更热

实测(Fig 17):LFPAK56D 单 die 1W 散热 vs 双 die 各 0.5W,Tj 差距明显(单 die 1W 更热)。

3.2 Rth(j-mb) vs Rth(mb-amb) — 真实分布

LFPAK33 BUK7M15-60E 实测(0.5W,Flotherm 仿真,20°C amb):

位置	温度	到 amb 的 Rth
Junction	95.1°C	—
Mounting base	94.7°C	0.8 K/W
PCB under MOSFET	88.6°C	12.2 K/W
PCB 旁边	86.6°C	4 K/W
空气(over PCB 0.5mm)	79.1°C	15 K/W
空气(over PCB 1mm)	65.4°C	27.4 K/W

关键对比:Rth(j-mb) = 0.8 K/W vs Rth(mb-amb) ~ 30 K/W,差 38×。这就是为什么 PCB 散热设计远比 MOSFET 封装选型重要 — 改进封装从 1.0 → 0.4 K/W 比改进 PCB 从 30 → 20 K/W 的回报小 100×。

4. 1 Watt rule + PCB 极限

FR4 标准 PCB(无 vias,无 heatsink)的热阻经验值:

Rt h, FR 4 PCB \approx 50 - 60 K/W

按 Ohm law 倒推,80°C ambient + 130°C FR4 max → ΔT = 50 K → P ≈ 1 W:

P = \frac{Δ T}{Rt h , FR 4 PCB} = \frac{50 K}{50 K/W} = 1 W (Eq 9)

这就是 "1 Watt rule":车规 80°C 环境下,FR4 标准 PCB 上,单 MOSFET 安全散热 ~1 W。任何 > 1W 设计都需要 vias / 多层 / heatsink。

PCB 限温 120°C(FR4 130°C 玻璃化转变温度 −10°C 余量)始终先于 MOSFET Tj 175°C 触发 — PCB 烧穿前 MOSFET 先安全,但 PCB 烧穿就是焊点失效 / 翘曲 / 阻焊层烤焦,导致量产返修。

5. Pmax 曲线 + diminishing returns

AN90003 §3-4 给四个封装的"铜面积 → Pmax" 完整实测曲线族:

Pmax vs copper length 曲线

5.1 实测 Pmax 速查表(100×100mm FR4,2 oz Cu)

工况固定:100×100mm FR4,2 oz Cu,自然对流。Tamb 区分 20°C(消费)/ 80°C(车规)。

封装	单层(20°C / 80°C)	4-layer + vias(20°C / 80°C)	提升倍数
LFPAK33	3.7 W / 2.4 W	6.5 W / 4.3 W	1.76×
LFPAK56D(双 die)	2.6 W + 2.6 W / 1.65 W + 1.65 W	5.3 W + 5.3 W / 3.55 W + 3.55 W	2.04×
LFPAK56	5.05 W / 3.2 W	9.6 W / 6.3 W	1.90×
LFPAK88	5.9 W / 3.8 W	10.65 W / 6.9 W	1.80×

规律:4-layer with 25 vias 普遍把 Pmax 提升到 1.8-2.0×,这是 Nexperia 给"免 heatsink"设计预留的容量上限。

5.2 Diminishing returns

Pmax 曲线在铜面积 x = 30-40mm 附近陡然变平(plateau)。再加铜面积(40 → 60mm)只能多挤出 < 10% Pmax。物理原因:铜面热扩散随距离指数衰减,远端铜不再"看见"热源,变成无效面积。

工程后果:与其堆铜面积,不如:

改单层 → 4-layer + vias(收益 ~2×,主导)
加 heatsink(液冷 / 风扇),h 对流系数从 10 → 100 W/m²K
改 split copper(下节)

6. 4-layer + vias 阵列设计

Nexperia AN90003 给的标准配置:

PCB:100×100mm FR4,1.6mm 厚,4 层
铜厚:2 oz/ft² = 70μm(每层都 70μm)
vias:Φ0.7mm 方型,column pitch 2.5mm,row pitch 2.0mm,最多 25 vias(5×5 阵列)
vias 不填焊锡(no solder fill)— 空心 via 也能传热

6.1 Vias 数量限制(Table 5/6/10 from AN90003)

vias 数量受铜面积约束(via pitch 2.5×2.0 mm,Φ0.7mm 方型)。15mm 边长以上都打满 25 vias,小铜面只能少打。

Copper x (mm)	LFPAK56D vias 配置	LFPAK33 vias	LFPAK56 vias
6	9+9	6	9
8	12+12	9	—
10	20+20	20	20
≥ 15	25+25	25	25

LFPAK56D 双 die 各 25 vias = 50 vias 一颗封装。LFPAK 单 die 也是 25 vias 上限(再多 PCB 强度受影响)。

6.2 单层 vs 4-layer 实测对比(LFPAK33 BUK7M15-60E,0.5W,Flotherm)

同一颗器件、同一铜面,加 25 vias 阵列后 Tj 平台从 ~40°C 降到 ~33°C,Pmax 从 3.7W 提升到 6.5W。

设计	Tj 平台值(50mm 铜面)	Pmax @ 20°C / 80°C
单层(2 oz Cu top)	~40°C	3.7 W / 2.4 W
4-layer + 25 vias	~33°C	6.5 W / 4.3 W

热降 7°C 在 0.5W 工况看不出多大,但在 2W 工况就是 30+°C 差距。

7. 双 MOSFET placement — 互相加热阈值

LFPAK56 / LFPAK33 量产板经常摆 2-4 颗,摆放间距决定是否互相加热。AN90003 §3.3 + §3.4 实测:

间距 x	LFPAK56 影响	LFPAK33 影响
> 20 mm	相同 ≈ 单器件 +3°C(忽略不计)	相同
10-20 mm	+5-10°C	+10-20°C
< 10 mm	+15-20°C	+20-30°C

LFPAK33 比 LFPAK56 更敏感,因为 LFPAK33 铜面积本来就小,空间已经紧凑。

7.1 LFPAK56D vs 2× LFPAK56 选型

AN90003 §3.4.1 实测:

1× LFPAK56D(双 die in 1 封装)→ 整体 Tj 高 ~10°C(比 2× 单 LFPAK56)
2× LFPAK56(单 die,占 2 倍空间)→ 散热好(更大 drain tab + 更分散)

取舍:LFPAK56D 省空间(单 footprint),但若散热预算紧张,2× LFPAK56 更稳。LFPAK56D 适合空间紧 + 功率裕量足够的设计。

类似,LFPAK56D vs 2× LFPAK33:2× LFPAK33 散热好 ~5°C(LFPAK33 更小,提升幅度小于 LFPAK56)。

8. Split copper layer 优化(clip bond 红利)

LFPAK56 / LFPAK88 的 clip bond 工艺让 source pin 也成为热路径。AN90003 §4.3 实测,split copper(drain 3/5 + source 2/5)能用更小铜面达到同 Pmax:

Split copper vs solid copper

8.1 实测对比(LFPAK88,2 oz Cu)

同 Pmax 目标(6W)下,split copper 用 40×40mm 即达到 solid 60×60mm 的散热,省 55% 铜面积。

方案	铜面积	Pmax @ 20°C	等效空间
实心 60×60mm(drain only)	3600 mm²	6 W	基准
Split 40×40mm(drain 24×40 + source 16×40)	1600 mm²	6 W	省 55%

核心原理:clip bond 的 source pin 有 ~1.5-3.3 K/W 局部热阻(到 PCB),与 drain tab 路径并联。两路径并联,等效 Rth 降低,所以 source 端的铜面积同等贡献 Pmax。

适用范围:LFPAK56 / LFPAK56D / LFPAK88(都是 clip bond),LFPAK33 leadframe bond 不适用(source pin 不是有效热路径)。

8.2 Split copper 几何建议

实测最优比例是 drain 占 3/5、source 占 2/5,两块铜中间留 2mm gap(电气间距 + 加工容差)。

drain 与 source 间距 ≥ 2 mm(电气安全 + 加工容差)
drain 占总面积 3/5,source 占 2/5(实测最优比例)
source 铜面积 < 1500 mm² 时仍有显著贡献,> 1500 mm² 后 diminishing returns

9. 工程决策表

设计 LFPAK 散热时,按"功率 → 封装 → 层数 → 铜面积 → vias"顺序逐项决策:

功率档	推荐封装	PCB 配置	关键 vias 配置
< 1 W	LFPAK33	单层 2 oz Cu,15×15mm 铜面	无需 vias(单层够)
1-3 W	LFPAK33 4-layer / LFPAK56 单层	2 oz Cu,20-30mm 铜面	9-20 vias(LFPAK33)/ 无(LFPAK56 单层)
3-5 W	LFPAK56 4-layer / LFPAK88 单层	2 oz Cu,30-40mm 铜面	25 vias(LFPAK56)
5-8 W	LFPAK88 4-layer	2 oz Cu,40mm 铜面 + split	25 vias + split copper
8-10 W	LFPAK88 4-layer + 散热片	加 heatsink / fan,h → 100+	25 vias + 4-layer + active cooling
> 10 W	模块或 DPAK / TO-263(非 LFPAK)	走 SiC 模块或液冷	—

决策反检查清单:

算法 Tamb 取车规 80°C 还是工业 25°C(差 Pmax 30-40%)
Tj 余量留 25-30°C(absolute 175°C 不是设计目标,工程目标 ≤ 145-150°C)
PCB ≤ 120°C 比 Tj 先触发,实际可用 P 通常低于 Pmax(absolute)
双 MOSFET 间距 ≥ 20mm(LFPAK33)/ ≥ 10mm(LFPAK56)
铜面积 ≤ 30mm × 30mm,再大边际收益 < 10%
clip bond 封装(56/56D/88)走 split copper,leadframe(33)走 solid

Cross-references

← 索引
L2 总论: topic-thermal-management — 通用热设计 / Zth / Rth
L3 瞬态: topic-zth-transient-thermal — Foster / Cauer 网络 / 瞬态响应
L3 损耗: topic-mosfet-loss-decomposition — 5 分量损耗 → P 输入
L2 封装: topic-power-module-packaging — 焊接 / DBC / AMB / Cu clip 通用工艺
L2 SiC 模块: topic-sic-power-module-datasheet — SiC 模块 Rth 量级对比(单管 LFPAK 不同尺度)
L2 SOA: topic-mosfet-soa — 线性区 SOA(避免线性应用 + 大功率重叠)
L4 失效: topic-thermal-safety — 热失控保护 / Tj 监控