Bootstrap Circuit 自举供电 — 专家级 worked design

半桥的拓扑约束一句话讲完:两个 N 沟道 MOSFET 串在 Vbus 与 GND 之间,中点叫开关节点(switch node / VS),接负载。用 N 沟道做 High-Side 是因为它 Rds(on) 与成本远优于同额定的 P 沟道——但代价是它的源极就是 VS 节点,而 VS 在一个周期内在 0 与 Vbus 之间来回跳变(典型 Vbus = 48V / 400V / 800V)。

MOSFET 是栅-源电压 Vgs 控制的器件:要把 High-Side 可靠导通,Vgs 必须相对它自己的源极(VS)保持约 +1015V(Si)或 +1520V(SiC/IGBT)。当 VS = Vbus = 400V 时,High-Side 栅极的绝对电位必须到 400 + 12 = 412V。所以问题不是"给多高电压",而是"给一个相对 VS 浮动、跟着 VS 一起在 400V 上跳来跳去的 12V 电源"。地参考的 Vcc 直接接过去只会在 VS = Vbus 时反偏烧毁——必须让偏置源"骑"在 VS 上。

工程上有两条路解决这个浮动供电:Bootstrap(1 个二极管 Dboot + 1 个电容 Cboot,成本约 $0.1)——本页主题;隔离 DC-DC(1~2W 隔离电源模块如 Murata MGJ / Recom RxxP2,成本 $3-10)——见 §9 何时必须切换。Bootstrap 的全部巧思在于:High-Side 源极每个周期都会回到地一次(Low-Side 导通时),抓住那一瞬把 Cboot 充满,再让它"飞"上去供电。

Bootstrap 的核心是用 Dboot + Cboot 在"Low-Side 充电 / High-Side 放电"的两阶段循环里维持高端浮动电源(TI SLUA887 §2,Figure 2-1/2-2):

两个阶段交替进行,缺一不可:

Cboot 选型的第一性原理只有一句:Cboot 储的电荷,要能供 High-Side 一个导通周期的全部消耗,而电压跌落不超过允许值。电容的电荷-电压关系 $Q=C\cdot V$,一个周期内 Cboot 丢掉电荷 Qtotal、电压跌落 ΔVboot,故:

这是三家 app-note 完全一致的骨架(TI SLUA887 Eq3、ST AN1299「HOW TO SELECT CBOOT」、IR AN-978)。分歧只在 Qtotal 里算哪些电荷与 ΔVboot 取多大。

Qtotal —— High-Side 一个周期抽走的总电荷。它由一次性电荷(栅极充电、电平移位)加上正比于导通时间的持续泄漏组成。ST AN1299 给出最完整的分解:

各项物理来源(ST AN1299「HOW TO SELECT CBOOT」逐项列出):

TI SLUA887 Eq3 是同一式的紧凑写法,把持续泄漏归成两类(HB→VSS 漏电 IHBS 走导通期、HB 静态电流 IHB 走整周期做最坏估计):

ΔVboot —— 允许的电压跌落,有两种取法,专家必须分清:

• 设计值(推荐)——ST AN1299:$\Delta Vboot=Vcc-VF-Vgsmin$,即跌到"仍能保证 High-Side 最小栅压 Vgsmin"为止;工程上直接取一个小纹波目标(ST 例取 1V,约 Vcc 的 7%),保证 Rds(on) 不因欠驱升高。
• 绝对下限——TI SLUA887:$\Delta VHB=VDD-VDH-VHBL$,即允许一路跌到驱动 IC 的 UVLO 关断门限 VHBL。这给出理论最小 Cboot;跌到这个值 High-Side 就要被 UVLO 强制关断,毫无裕度,只能当"绝不能再小"的地板。

IR AN-978 的保守变体——把安全裕度直接写进公式:

两处放大(IR AN-978):内层 2Qg(留 Miller 平台/重复充电余量),外层 ×2(总体安全系数)。这就是为什么 IR 公式算出的 Cboot 常比 TI/ST 骨架大 2~4 倍。三家结构同源、只差 margin 哲学——用哪家都对,关键是把 margin 说清、别混用。

另一条独立下限(经验法则)——TI SLUA887 Eq2:Cboot 至少是 High-Side 栅极等效电容的 10 倍,以吸收 DC-bias/温度导致的容值衰减与负载瞬态时的跳周期:

最终 Cboot 取"设计值公式"与"10×Cg 经验值"两者较大者,再叠 MLCC 的降容裕度。

Cboot 定了容值,还有三个配套器件决定这套电荷泵是否可靠。先说二极管:Dboot 有 4 个硬约束——反向耐压挡住 Vbus、正向压降别吃掉 Cboot 电压、反向恢复要快(否则 High-Side 开通瞬间 VS 猛跳、Dboot 若还没截止就把电荷灌回 Vcc 且引 ringing)、正向电流扛得住充电脉冲:

Rboot —— 启动限流 vs 最大占空比的折中。首次上电时 Cboot 从 0 充起,若 Rboot = 0,充电峰值电流只受寄生阻抗限制,Dboot 与驱动 IC 承受巨大脉冲、且 HB-HS 快速上冲扰动 LO/HO(TI SLUA887 Figure 3-4)。串一个小 Rboot(SLUA887 Figure 3-5 用 2.2Ω)即可把启动峰值压到(SLUA887 Eq9):

代价是 Rboot 与 Cboot 构成 RC 充电时间常数:

充电只在 Low-Side 导通那段时间$((1-D)/fsw)$发生;若该窗口 $<3\tau =3RbootCboot$,Cboot 补不满——这直接压低了可用的最大占空比(§6 会用数字算)。

CVDD —— Vcc 旁路电容。刷新 Cboot 的电荷来自 Vcc 旁路电容;若它太小,充 Cboot 时自己被抽垮、Vcc 塌陷。TI SLUA887 Eq5 的经验法则是 10 倍 Cboot(保证充电时 Vcc 纹波 < 10%):

用一颗真芯片走一遍:TI UCC27714(600V 半桥高低边驱动,VDD 至 20V、HB-HS 推荐工作 10–17V〔绝对最大 20V〕,高端静态电流 IQBS 典型 120µA / 最大 300µA,HB-HS 漏电 ±10µA,UVLO 下降门限 VHBUV 典型 7.25V,HS 负压能力约 −8V)。目标:Vbus = 400V DC-link 逆变桥臂,Vcc = 15V 偏置,High-Side 为 600V 超结 MOSFET(取 Qg = 60nC,Infineon CoolMOS P7 ~80mΩ 一类),fsw = 100kHz,标称 Dmax = 0.5,目标 Cboot 纹波 ΔVboot = 1V(令 Vgs 稳在 ≥ 13V,远高于 ~4V 阈值)。

第 1 步 算 Qtotal(TI SLUA887 Eq3,静态电流取最坏 IHB = 300µA):

• $QG=60nC$
• $IHBS\cdot Dmax/fsw=10\mu A\times (0.5/100\text{k})=10\mu A\times 5\mu s=0.05nC$(可忽略)
• $IHB/fsw=300\mu A/100\text{k}=3nC$
• $Qtotal=60+0.05+3\approx 63nC$

关键专家点——静态电流项随频率翻脸:此处 100kHz 下 $IHB/fsw=3nC$ 仅占预算 ~5%、栅电荷压倒主导。它 $\propto 1/fsw$:令它等于 Qg 的临界频率 $fsw=IHB/Qg=300\mu A/60nC=5kHz$——低于 5kHz 静态/泄漏电荷才反超主导 Qtotal。低频(如电机低速、长导通)是 Bootstrap 最吃力的工况,正因为泄漏电荷 $\propto Ton$ 累积。

第 2 步 算 Cboot(取多条下限的最严者):

• 设计值(ΔVboot = 1V):$Cboot\ge 63nC/1V=63nF$
• 绝对地板(跌到 UVLO,$\Delta VHB=15-0.7-7.25=7.05V$):$Cboot\ge 63nC/7.05V=8.9nF$(仅作"绝不能再小")
• 经验法则(SLUA887 Eq2):$Cg=60nC/(15-0.7)=4.2nF$,$Cboot\ge 10\cdot Cg=42nF$

取 $\max (63,42)=63nF$ → 选标准 220 nF / 50V X7R(3.5× 裕度,吸收跳周期/瞬态 + MLCC 在 15V 直流偏置下的降容;耐压按 2×Vcc = 30V 定,50V 器件充足)。这与 ST AN1299 建议的 100nF~570nF 常用区间一致。

第 3 步 选 Vcc 旁路电容(SLUA887 Eq5):$CVDD\ge 10\times 220nF=2.2\mu F$ → 选 4.7 µF / 25V X7R。

第 4 步 选 Dboot:反向耐压 $VR\ge Vbus+Vcc=415V$ → 取 600V 级(与驱动 IC 同档)。两个真选项:STTH1R06(600V / 1A ultrafast,$trr\approx 25ns$,$VF\approx 1.05V@1A$)满足 trr < 50ns;或 Cree/Wolfspeed C3D02060A(600V SiC SBD,$trr\approx 0$,$VF\approx 1.4V$)——高 fsw / 强调低反向恢复损耗时选 SiC SBD,零 trr 消除 HB-HS 过冲(SLUA887 Figure 3-1 的失效根因)。

第 5 步 选 Rboot 并核启动峰值(SLUA887 Eq9):取 $Rboot=2.2\Omega$,启动峰值 $Ipk=(15-1.05)/2.2=6.3A$——远低于 0Ω 时的不受控脉冲,Dboot 1A 级配合该脉冲(单次、µs 级)可接受。RC 充电时间常数 $\tau =2.2\Omega \times 220nF=0.484\mu s$(刷新需约 $3\tau =1.45\mu s$,详见第 6 步)。

第 6 步 核刷新极限(最大占空比):Cboot 每周期要在 Low-Side 导通窗内补满,需约 $3RbootCboot=3\times 2.2\times 220nF=1.45\mu s$。周期 $1/fsw=10\mu s$,故要求关断窗 $(1-Dmax)/fsw\ge 1.45\mu s$ → $Dmax\le 0.855$。结论:这套器件的刷新受限 Dmax ≈ 0.85;想推更高占空比,要么减小 Rboot(但抬高第 5 步启动峰值)、要么减小 Cboot(但抬高第 2 步纹波)——三者耦合,别孤立地调一个。

第 7 步 核负压过充应力(见 §7):UCC27714 的 HB-HS(VB-VS)推荐最大 17V(绝对最大 20V),过充余量 = 17 − 15 = 2V;开关节点静态负压使 $Vboot=Vcc+|Vsneg|\le 17V$(注意 $|Vsneg|$ 已含续流管 VF,别再加一个 VF)→ $|Vsneg|\le 2V$(恰复现 ST"15V→−2V"规则);UCC27714 的 HS 负压能力约 −8V(远深于常被误引的 −2V——后者是 ST L638x 的值,非本器件),故真正的负压瓶颈是 Cboot 过充(17V 上限)而非 HS 击穿。靠 Rboot + 低感布局 + 加大 High-Side 关断栅阻守住。

交叉核(ST AN1299 IGBT 实例,验证公式与量级):ST AN1299 用 L6386 驱动 IGBT STGW12NB60H(Qgate = 70nC),Iqbs = 200µA、Ilk = 10µA、Ilk_gs = 100nA、Qls = 3nC、Ton = 100µs(即 5kHz@D=0.5)、ΔVboot = 1V。$Qtot=70nC+(100nA+200\mu A+10\mu A)\times 100\mu s+3nC=70+21.0+3=94nC$ → $Cboot=94nC/1V=94nF$ → 选 100 nF。注意其 Ton = 100µs 极长,把泄漏项抬到 21nC——而本页 UCC27714 例在 100kHz 下泄漏仅 3nC——两例恰好印证长导通/低频(ST 5kHz)泄漏才主导、高频(100kHz)栅电荷主导这条规律。ST 还核内置 DMOS(Rdson 125Ω)充电压降 $Vdrop=(94nC/100\mu s)\times 125\Omega =117mV$,可忽略。

worked design 第 6 步已把刷新极限落到数字上,这里把机理讲透,因为它是 Bootstrap 一切"不能怎样"的总根源。Cboot 是个"只在窗口内能加水的水箱":High-Side 每导通一次放掉 Qtotal 的电荷,只有回到 Low-Side 导通那段才能补。于是有两条极限:

• 最大占空比 Dmax < 100%:必须留关断窗补电。理论上 Dmax 可到 95~99%,但实际 Dmax 由 $(1-Dmax)/fsw\ge 3RbootCboot$ 与所需补充电荷共同决定——Rboot 越大、Cboot 越大、fsw 越高,关断窗越紧,Dmax 越低(worked design 里算出 0.85)。
• 最小关断时间 / 最长 High-Side 导通:即使占空比不到 100%,若单次 High-Side 导通太久(电机堵转、DC 稳态、软启动长脉冲),Qtotal 里的泄漏项 $\propto Ton$ 累积到 Cboot 跌破 UVLO,High-Side 中途掉。解法:周期性强制插入 Low-Side 刷新脉冲(refresh pulse),或直接换隔离 DC-DC(§9)。

工程上大多数半桥驱动 IC 内置死区与最小 Low-Side 导通时间保证,但软件/控制器强行拉长 High-Side(如 100% 请求)会绕过它——这是把 buck/逆变器直接顶到压差(dropout)时最常见的 Bootstrap 失效。

Bootstrap 最隐蔽、最容易烧驱动 IC 的失效,不在"电压不够"而在"电压过冲"。开关节点 VS 会在两种情形被拉到地以下,把 Cboot 反向多充,导致 $Vboot=Vcc-Vsneg$(Vsneg 为负)超过驱动 IC 的 VB-VS 额定而击穿(ST AN1299「HOW TO MANAGE BELOW GROUND VOLTAGE」)。

静态负压(持续):High-Side 关断、负载电流经 Low-Side 体二极管续流时,VS 稳定停在地以下(ST AN1299):

此时 Cboot 两端电压被抬到 $Vboot=Vcc+(Rsense+Rtrace)\cdot Iload+VF$。ST AN1299 给出硬约束:$Vboot$ 必须 < 驱动推荐最大(L638x 记 17V,UCC27714 记 20V)。ST 的经验规则:取 Vcc = 15V、限过充 < 17V,则 VS 静态不得低于 −2V;Vcc 越高、可容忍的负压越深(因过充余量 = VBmax − Vcc)。

动态尖峰(换流瞬间):换流时 High-Side/Low-Side 体二极管的反向恢复电流叠加负载电流,以极高 di/dt 流过回路寄生电感 $L=ParD1+ParS1$,在 VS 上打出深负压尖峰(ST AN1299):

好消息是短尖峰不会过充 Cboot:ST AN1299 算出即便 −18V 方波尖峰,把 Cboot 过充 2V 也需约 1.5µs(远长于实际几十 ns 的尖峰),因为过充要经 Dboot/内置 DMOS 的限流路径。真正的危险不是过充,而是尖峰击穿驱动 IC 衬底(VS 绝对最大负压,UCC27714 为 −8V)引发误触发、直通、损坏。

缓解手段(ST AN1299 Tricks):① 最小化 ParD1/ParS1 回路电感——两只功率管尽量近、Low-Side 源到地的走线短而宽(load 电流全走这里);② 加大 High-Side 关断栅阻 Rg(off) 降 di/dt(代价:关断损耗升);③ 在 OUT/HS 引脚串 10~220Ω 的 Rout(把 High-Side 关断电阻搬到此处、器件数不变),抬高对 −18V 级尖峰的耐受;④ Vcc 到 Vboot 间加 Zener/TVS 钳位过充。

现代半桥驱动 IC 常把 Dboot 内置——省一个外置二极管、简化布局,Cboot 仍外置。但内置有其代价,选型时必须权衡:

内置 Dboot 的两个坑:① ST L638x 的内置结构是"同步于 Low-Side 驱动导通的 DMOS + 串联二极管",只在 Low-Side 驱动 ON 时才导通充电——若拓扑使 VS 在 Low-Side ON 期间仍被顶在高压(ST AN1299 Figure 3 的例子),内置结构无法充电,必须外置二极管;② 内置 DMOS 的 Rdson(~125Ω)在高 fsw 下引入充电压降(ST AN1299:$Vdrop=(Qtot/Tcharge)\cdot Rdson$),须计入 ΔVboot 预算。功率大、fsw 高、或需极低 VF 时,外置 SiC SBD 仍是更优解。

Bootstrap 与隔离 DC-DC 的取舍是高端供电设计的第一道分水岭:消费/工业中低压选 Bootstrap 省成本,车规高压 + SiC + 任意占空比选隔离 DC-DC。判据落在前面推导的硬约束上:

为什么 SiC 主驱几乎都弃 Bootstrap:SiC MOSFET 需 +15~20V 导通、−3~−5V 负压关断(防 dV/dt 误开通),Bootstrap 只能给单极性 +Vcc,做不出负压轨;加上车规要求 100% 占空比能力(如 6-step 换相的持续导通相)与强隔离——三条约束叠加,直接把 Bootstrap 排除。低压 Si 半桥(消费、48V 工业、DC 无关的开关电源)才是 Bootstrap 的主场。

worked design 给的是标称点;真投产要守住工作空间的边界——这几条恰是"app-note 有没有读进去"的分水岭:

• Cboot 上限也存在:不是越大越好。Cboot 太大 → 启动充电时间常数 $\tau =RbootCboot$ 变长,Low-Side 导通窗补不满(§6),反而拉低 Dmax(ST AN1299:容值太大则"内置二极管导通时间不足以充到位")。ST 建议区间 100nF~570nF 就是这个上下限的交集。
• fsw 越低越吃力:泄漏电荷 $\propto Ton\propto 1/fsw$,低频段 Qtotal 由静态/泄漏主导(worked design 第 1 步的 50kHz 临界),Cboot 要更大或改隔离供电。
• 首次上电的"冷启动":上电瞬间 Cboot = 0、Vboot < UVLO,High-Side 无法导通,须先让 Low-Side 导通几个周期把 Cboot 充起——控制器上电序列若第一拍就请求 High-Side 会卡死。软启动/预充逻辑必需。
• Dboot 反向漏电 @ 高温高压:高 Vbus 下 Dboot 反偏承受近 Vbus,结温升高时反向漏电剧增,既加大 Qtotal 泄漏项、又在 High-Side 长导通时慢慢放掉 Cboot。800V+ 用 SiC SBD(低漏、耐高温)而非普通 ultrafast。
• CVDD 与 Cboot 的 10:1:CVDD 不足则刷新时 Vcc 塌陷、Cboot 充不满,级联成 High-Side 欠驱。批量核对这条比核 Cboot 本身更常被忽略。

前面各节公式都成立,但真实设计翻车往往不在公式而在这几处"看着对、实则咬人"的地方——按经验列成 checklist,逐条对照:

• Cboot 太小 → High-Side 中途掉:忘了算 $IHB/fsw$ 静态电流项(worked design 里占 1/3),或 ΔVboot 取到 UVLO 地板毫无裕度。按 $Qtotal/\Delta Vboot$ 算完再 ×2~5 裕度。
• Dboot 不够快 → 烧 / ringing:反向恢复慢的整流管在 High-Side 开通瞬间被反灌,HB-HS 过冲触 UVLO(SLUA887 Figure 3-1)。选 trr < 50ns 的 ultrafast 或零 trr 的 SiC SBD。
• 忘了 Rboot → 启动脉冲打坏 Dboot / 扰动逻辑:0Ω 时启动峰值不受控(SLUA887 Figure 3-4)。串 2.2Ω 级小电阻,但记得它会压低 Dmax(§6)。
• 100% 占空比 / DC 应用误用 Bootstrap:Cboot 永不刷新 → 必然掉。DC 稳态、堵转、长导通场景直接上隔离 DC-DC 或加 refresh 脉冲。
• SiC 误用 Bootstrap:SiC 要负压关断,Bootstrap 给不出 → dV/dt 误开通、直通。SiC 一律隔离 DC-DC + 双极性驱动。
• 负压尖峰过充烧驱动 IC:开关节点被续流/换流拉到地以下,Cboot 过充超 VB-VS 额定(§7)。最小化 ParD1/ParS1 回路电感、加 Rg(off)/Rout、必要时 TVS 钳位——这是布局问题,不是选值问题。
• 冷启动第一拍请求 High-Side:Cboot 未预充,High-Side 起不来。控制序列先给 Low-Side 预充。
• CVDD 太小:刷新时 Vcc 被抽垮,Cboot 充不满。守住 CVDD ≥ 10·Cboot。