MOSFET 栅极电阻选型 — Rg Impact on Applications

Ciss × Rg = RC 充放电时间常数 → 决定 ton / toff。Rg 大时:

• ton 延长 → VDS 仍在高位时 ID 已经流 → Psw 增大
• toff 延长 → VGS 下降到 Vth 之后 ID 不立刻回零,在雪崩段继续流(AN4191 Fig 4-5 的核心发现)

同步降压拓扑里,HS turn-on 时给 LS 的 VDS 一个 dV/dt 跃迁,通过 Miller 电容 CGD 耦合到栅极:

这个电流流过 R_g_total(R_g_int + R_g_ext + R_drv_pulldown)产生压降。若压降 > V_GS_th,LS 被误开通——HS 和 LS 同时导通形成 shoot-through。

完整方程:

设计含义:R_g_total 越大,LS 越容易误开通。和 ROHM 4G SiC 抑制 self-turn-on 的逻辑相同(见 topic-sic-mosfet-gen4-rohm §1.3)。

Rg 拉高 → driver 在每次开关用更多能量给 Ciss 充电 → driver IC 自身温度上升。同时 MOSFET 开关损耗增大 → 自己也温升。两者叠加 → 容易超 driver IC 额定 Tj。AN4191 §3.3 测到驱动 73 °C / 正常 37 °C(差 36 K)。

电路同 ST AN2344(见 topic-mosfet-avalanche §3.1):Vdd = 12 / 18 V,L = 10 μH,ton = 8 μs,T = 100 μs。低/高 Rg DUT 同条件 UIS。

同型号(120 A / 40 V LL Vth)同批次 8 颗 DUT 实测:

6 颗合格(1.80-1.95Ω,std dev < 5 %)+ 2 颗 outlier(54Ω 和 84Ω,30-47× typ)。如果产线只抽检不全检,2/8 = 25% 漏检率装到客户板上必出问题。

注意:outlier DUT #4、#8 的 Ciss 也偏低(40 % 降幅),这是因为 Rg 测试方法是间接的,本身就是从 Ciss 推出的——Rg 异常与 Ciss 异常往往同时出现。

低 Rg DUT(#5,1.81Ω,Fig 4):VGS 下降的同时 ID 跟随下降 → Pd(violet,三角形)在标准窗口内。

高 Rg DUT(#4,54Ω,Fig 5):VGS 下降后 ID 反而持续上升——因为 V_GS_plateau 段 Rg × Ciss 充放电延迟,沟道还没完全关断 → 雪崩段同时有沟道电流 + 体二极管雪崩电流 → Pd 三角形脉宽拉长 1.6 μs(标准件 1.7 μs vs 高 Rg 件 ~3.3 μs)。

加 50Ω 外部 Rg 到正常件复刻类似的 VGS 慢下降效果(Fig 7)——证明了"die-level Rg 异常 = 外部加大 Rg"对外观是等效的,但良率源 die-level 不可调。

同 DUT 加不同外部 Rg(0-50Ω),三种负载下稳态 Tcase 实测:

Inductive 负载最敏感——因为电感关断时有反向感应电压把器件推到雪崩,Rg 慢就意味着雪崩段更长、损耗更大。这是电机驱动、电源转换器(buck/boost)等含电感拓扑必须严格控 Rg 的物理根因。Resistive 负载几乎不敏感(开关瞬态短,Rg 影响小)。

HS turn-on 瞬间,LS 的 VDS 出现 dV/dt 跃迁。等效电路(AN4191 Fig 17)如下:Phase node 经 CGD 把 dV/dt 耦合到 Gate,Miller 电流再经 R_g_int + R_g_ext + RDRV 三段串联流到 GND,Gate 另一支挂 CGS。

Miller current $iC=CGD\cdot \frac{d{V}_{phase}}{dt}$ 必须通过 R_g_total 流到 GND。若 R_g_total 太大,gate 电位会被"暂时抬高"过 Vth,LS 部分开通形成 shoot-through。

两颗同 die、不同 Rg 的 LS FET 装到同板:

注意:4Ω 并不夸张——这只是个 typ 数字的 2 倍而已,但已经触发了 false turn-on。Rg 容差 ±50 % 是不够的,典型规范要求 ±20 %。

热成像(Fig 20、21,空载 / 板上启动):

• 标准件:32.2 °C(ε=0.98)
• 高 Rg 件:84.2 °C(ε=0.98)

52 K 温差,在 spec sheet 上看不出,但量产 / 客户端表现是"这颗模组烫得不正常"。这就是为什么很多量产质量问题先靠红外抽检发现而非电学测试。

HDD sync buck 板上两套样品的电容参数几乎一样,唯一差异在 Rg——这正是 die-level Rg 离散问题最纯的对照实验:

Bad 件 Rg 是 typ 的 42 倍——die-level 制程偏离了。

Rg 离散最直接的系统层后果就是 VOUT 失调——converter 的 duty cycle 设计假设"MOSFET 在指定时间内开/关",Rg 异常会让这个假设崩溃:

Bad 件的 converter 完全失去 regulation——开关速度不够快,duty cycle 设计假设失效。

热成像看两件并排,signature 同时出现在 MOSFET 和 driver 上——这是 Rg 良率问题区别于纯散热问题的关键鉴别点:

注意 driver 也跟着热——因为它每周期要把更多能量灌给 Ciss × R_g_total 这个 RC 时间常数延长后的网络。

Driver 和 MOSFET 都温升 = Rg 良率问题的双重 signature——只看 MOSFET 温度可能误判散热问题。

不同负载特性下 Rg 对 Tcase 的影响差异极大。inductive 负载因关断有反向 EMF + 雪崩段拉长,对 Rg 最敏感;capacitive 中度;resistive 最不敏感。AN4191 三个 fig 实测对比汇总:

设计阶段的 5 步走从总和算起,逐项验证 Rg 在每个时序约束下的余量:

1. 算 R_g_total:datasheet typ R_g_int + 外部 R_g_ext + driver pulldown(查 driver datasheet 的 RDS(on)_sink)
2. ton / toff ≤ 系统 dead-time × 0.5
3. Miller plateau 时长 $tplateau=\frac{QGD}{Vdrive-Vplateau}\cdot Rg,total$ ≤ 死区
4. LS false turn-on 余量: $\Delta VGS,Miller$ < 0.5 × V_GS_th(典型 2V 件留 1V 余量)
5. driver power: $Pdrv=QG,total\cdot Vdrive\cdot fsw$,选 driver 时余量 2×

量产环节是 Rg 良率防线的"最后一道闸",AN4191 测出来的 25 % outlier 率说明这环节缺一不可:

1. UIS test 抽检:每批次取 20 颗以上,VGS 关断后 ID 应跟随下降;如出现 ID 反向上升即 R_g_int outlier
2. 静态 Rg 测试(如设备支持):直接测 die-level Rg,设定 ±20 % 容差
3. 板级红外抽检:同板上同位置 MOSFET 表面温度差应 < 10 K,若 > 30 K 表明 Rg 离散
4. 驱动 IC 温度:driver 比标准件温度高 > 20 K 时 = R_g_total 异常 signature

量产返修时按"现象 → 可能根因"逆向追溯,Rg 问题往往伪装成散热、shoot-through 或保护误触发,以下对照表帮你直接锁定 Rg 嫌疑: