GaN Power Stage 功率级设计 — 物理本质 + 专家级 worked design

功率级L1别名 GaN Power Stage · GaN Layout · GaN HEMT · GaN 设计 · GaN dV/dt · 第三象限反向导通 · Coss 损耗 · Miller 误开通 · 更新 2026-07-09

本质与导读

本质换 GaN HEMT 想把效率从 95% 提到 98%,却遇振铃、MCU 误复位、效率反降——根因不是器件坏,而是 GaN 把四个硬约束同时推到 Si 的极限之外:dV/dt 从 10 V/ns 冲到 50–150 V/ns、栅极阈值 Vth 低到 1.3V、Vgs 窗口窄到 0/+6V、开关边沿快到 ns 级。于是 Si MOSFET"差不多就行"的三条隐含假设全部失效——① 死区可以随便留(GaN 无体二极管、第三象限反向导通压降 Vsd 高达 3–5V,死区每多留 10ns 就烧效率);② 栅极环路寄生随便(GaN 低 Vth + 高 dV/dt → Miller 电流 Cgd·dV/dt 在栅阻上抬起 Vgs,轻易超 Vth 误开通、桥臂直通);③ Qrr 损耗躲不掉(GaN 零 Qrr 是真红利,但 Coss 储能 Eoss 一分不少、硬开关每周期全烧掉)。本页把这三条从第一性原理推透,再用一颗真芯片(TI LMG3522R030-Q1,400V→200V/6A 半桥)走一遍端到端设计。

主线坐标:第 5 站 · 逆变器(栅驱 + 功率模块) · ↑ 全景主线

1. 物理本质 — GaN HEMT 到底和 Si 差在哪

GaN 功率器件不是"更好的 MOSFET",而是结构完全不同的横向器件:导电靠 AlGaN/GaN 异质结界面自发极化 + 压电极化形成的二维电子气(2DEG),不是靠掺杂 PN 结与反型层(Nexperia Handbook Ch20 Fig.1 GaN HEMT 横截面)。这一条结构差异派生出功率级设计者必须吃透的四个硬约束。

无 PN 结体二极管:2DEG 沟道存在于纯 GaN 中,没有寄生 PN 结,故没有 Si MOSFET 那个 Vf≈0.6V、Qrr 大的体二极管。反向电流走的是多子沟道(Nexperia AN90006 §1"diode-free bridges")。代价见 §2:反向压降 Vsd 反而更高。
零 Qrr,但非零 Qoss:没有 PN 结少子注入 → 反向恢复电荷 Qrr = 0(LMG3522 datasheet 表 5-5:QRR = 0 nC)。但输出电容电荷 Qoss 一点没少——Nexperia Ch18 明确:GaN 的"反向恢复电荷 Qr 主体就是 Qoss",厂商宣称"零 Qrr"时仍有 Qoss。这条被忽视就会在硬开关里翻车(§4)。
低 Vth + 窄 Vgs 窗口:e-mode GaN 阈值 Vth ≈ 1.3V(GS66508T 手册 1.1–2.6V),推荐驱动 0V→+6V,绝对最大 +7V。窗口只有 Si 的一小段。低 Vth 让它对栅极噪声极敏感(§3)。
横向器件 → Coss 小但强非线性:同额定下 GaN 的 Coss 只有 Si superjunction 的几分之一(LMG3522:Coss = 235 pF @ 400V),且随 Vds 高度非线性。小 Coss 是高频红利,但储能项 Eoss 仍是硬开关损耗底线(§4)。

一句话抓本质:GaN 用"横向 2DEG + 无体二极管 + 小 Coss"换来高频与零 Qrr,但把反向导通、栅极抗扰、Coss 硬开关损耗三件事的容错度压到极小——这三件正是 Si 时代可以偷懒的地方。

2. 第三象限反向导通 — 为什么死区是 GaN 的头号敌人

半桥里主管关断后、互补管开通前必须留死区防直通;死区期间电感电流要续流,在 Si 里走体二极管(Vf≈0.6V),在 GaN 里没有体二极管,只能走沟道反向导通(第三象限)。这一段的压降决定死区损耗,是 GaN 效率账里最容易被 Si 经验带偏的一项。

从沟道开启条件推 Vsd:e-mode GaN 在关断态(栅极加 Vgsoff,可为 0 或负压)。第三象限里源比漏电位高,记源漏压降为 Vsd(> 0)。沟道由栅漏压 Vgd 控制: $V g d = V g so f f - V d s = V g so f f + V s d$ 。当 $V g d > V t h$ 时沟道反向导通,即门槛条件 $V s d > V t h - V g so f f$ 。越过门槛后沟道呈电阻性,故(GaN Systems GN001):

V s d = (V t h - V g so f f) + I s d \cdot R d so n

零偏关断( $V g so f f = 0$ ): $V s d = V t h + I s d \cdot R d so n$ 。取 Vth=1.3V、Rdson=50 mΩ、Isd=6A → $V s d \approx 1.3 + 0.3 = 1.6 V$ 。已比 Si 体二极管 0.6V 高 2.7 倍。
负压关断( $V g so f f = - 3 V$ ,e-mode 常用来加 Miller 抗扰): $V s d = (1.3 + 3) + 0.3 = 4.6 V$ 。负压把反向压降又抬 3V——这正是 e-mode GaN 负压关断的核心代价(GaN Systems GN001:"负压确保栅极抗扰,但若时序不当会增加反向导通损耗")。
cascode / 集成器件:Nexperia 两片式 cascode 里续流电流实际走低压 Si MOSFET 的体二极管(Ch21 Fig.2), $V s d$ = Si 体二极管 Vf + GaN 沟道压降;TI LMG3522 direct-drive 器件手册直接给 $V s d = 3.6 V @ 0.1 A$ 、 $5 V @ 20 A$ (内部负偏置所致),6A 处插值 ≈ 4V。

死区反向导通损耗(每周期两次死区):

P d t = V s d \cdot I s d \cdot t d e a d \cdot f s w

这里 $t d e a d$ 是一周期死区总时长。为什么 Si 的死区哲学在 GaN 上崩:取 Vsd=4V、Isd=6A、Si 式死区 $t d e a d$ =100ns、 $f s w$ =500kHz → $P d t = 4 \times 6 \times 100 n \times 500 k = 1.2 W$ ;若把死区压到 30ns 则降到 0.36W。死区从 100ns 压到 30ns 直接省 0.84W,对一台 1.2kW 变换器就是 0.07 个效率点,且 Vsd 越高(负压 / 大电流)代价越陡。结论:GaN 死区必须 ≤ 30ns,且能不加负压就不加(cascode / 集成器件因 Vth 高、有内部结构,普遍不需外部负压——Nexperia AN90006 §2 明确"negative gate drive is neither necessary nor recommended";纯 e-mode 分立管则要在负压抗扰与反向导通损耗间权衡)。自适应死区(控制器监测 SW 节点电压过零、逼近最小死区)是把这项损耗压到底的工程手段。

3. dV/dt 与 Miller 误开通 — 低 Vth 遇上快边沿

GaN 把 dV/dt 推到 50–150 V/ns(LMG3522 典型 90 V/ns @ 400V),这个高 dV/dt 会通过两条寄生路径反噬栅极,加上 GaN 只有 1.3V 的低 Vth,就形成 GaN 特有的"第一板就烧"失效——桥臂直通。要防它,先得把两条耦合路径的电压都算出来、都压到 Vth 以下。

路径一:Miller 电容耦合(dV/dt → Vgs)。桥臂里主管开通时,SW 节点电压快速上摆,这个 dV/dt 通过关断态互补管的栅漏电容 Cgd 灌入 Miller 电流 $imi l l er = C g d \cdot \frac{d V}{d t}$ ,流过栅极回路(驱动内阻 + 外部 Rg),在栅源上抬起一个电压。两个极限:

V g s mi l l er \approx R g \cdot C g d \cdot \frac{d V}{d t} (Rg 主导), V g s mi l l er \approx \frac{C g d}{C g s + C g d} \cdot Δ V (无 Rg, 纯容分压)

必须 $V g s mi l l er < V t h$ 才不误开通。代入 e-mode 数:Cgd≈2pF、dV/dt=100 V/ns=1e11 V/s → $imi l l er = 2 p \times 1 e 11 = 0.2 A$ 。若外部 $R g = 10 Ω$ → $V g s mi l l er = 0.2 \times 10 = 2 V > V t h (1.3 V)$ → 误开通、直通;若 $R g = 1 Ω$ → $V g s mi l l er = 0.2 V$ ,安全。所以 GaN 的关断栅阻 Rg(off) 必须小(强下拉),这与"慢开通降 EMI"要的大 Rg(on) 冲突——故 GaN 普遍开通关断分开走(Rg(on) 大、Rg(off) 小,或用集成驱动的强下拉 + 负偏置)。这也是为什么低 Vth 的纯 e-mode 分立管要么加负压(把 Vth 有效抬高 |Vgsoff|)、要么用集成器件把栅极回路做进片内(Rg 与栅环电感≈0)。

路径二:共源电感反馈(di/dt → Vgs)。若驱动地与功率源共用一段引脚电感 Lcs(common-source inductance),开关电流的 di/dt 在其上产生 $V l cs = L cs \cdot \frac{d i}{d t}$ ,直接串进栅源回路对抗驱动。GaN 的 di/dt 极高,故必须用 Kelvin source(驱动源引脚单独引出、不串主电流路径)把 Lcs 降到近零。GaN Systems 封装用中心 source 引脚(G-S-D 排布)正是为此:source 是栅极环与功率环的公共节点,居中可最大化两环去耦(Nexperia AN90006 §3.1 Fig.5)。

路径三:共模电流打穿控制地。SW 节点的 dV/dt 通过任何跨到静地/机壳的寄生电容 Ccm 灌出共模电流:

I c m = C c m \cdot \frac{d V}{d t}

取 Ccm=10pF(变压器隔离电容 / 散热片寄生)、dV/dt=50 V/ns → $I c m = 10 p \times 5 e 10 = 0.5 A$ 。这 0.5A 高频电流在地平面上乱窜,就是 MCU 复位、ADC 跳变、CAN 报错的根源。对策:① 高侧驱动器 CMTI ≥ 100 V/ns(不然驱动器自己被 dV/dt 掀翻);② 隔离供电用低寄生电容变压器 + 共模扼流;③ 减小一切跨隔离/跨地的寄生电容。

4. 零 Qrr 是真红利,Coss 硬开关损耗躲不掉

GaN 最被宣传的红利是"零 Qrr"——半桥硬开关时,互补管无反向恢复电荷,主管开通不再承受那一大股 Si 体二极管恢复电流尖峰(Nexperia Ch21 Fig.3:同额定 Si superjunction Qrr=2790nC 对 GaN≈0/纯容性)。这一条实打实省掉 Si 里最大的一块开关损耗。但紧接着的陷阱是把"零 Qrr"误当成"零开关损耗"——Coss 储能一分没少。

Coss 硬开关损耗。器件关断时,SW 节点电容(两管 Coss 之和 + 寄生)被充到 Vbus,储能 $E oss = \frac{1}{2} C oer \cdot V b u s^{2}$ ,其中 Coer 是能量等效输出电容(datasheet 直接给,定义即令此式成立)。下一次主管硬开通时,这份储能全部在开通管沟道里烧成热,每周期一次:

P coss = E oss \cdot f s w = \frac{1}{2} C oer \cdot V b u s^{2} \cdot f s w

代入 LMG3522 实数: $C oer = 320 pF$ 、Vbus=400V → $E oss = \frac{1}{2} \times 320 p \times 40 0^{2} = 25.6 μ J$ 。在 $f s w$ =100kHz 时 $P coss = 2.56 W$ /腿; $f s w$ =500kHz 时 12.8W/腿。这就是 GaN 硬开关频率的天花板:零 Qrr 让你想往上推 fsw,Coss 损耗却随 fsw 线性涨,先撞热墙。破解只有一条——软开关(ZVS):让电感/谐振电流在开通前把 SW 节点电荷抽走、Vds 降到零再开通,则 Eoss 被无损转移而非烧掉。这正是 GaN 在 totem-pole PFC、LLC、ACF 里几乎总是软开关的根本原因,也是"GaN 硬开关 buck 别盲目冲高 fsw"的量化依据。

turn-off 慢、turn-on 快的不对称。LMG3522 手册:tr(on) 典型 2.8–4.3 ns(400V/10A,压摆率≈100 V/ns),而 tf(off) 典型 22ns——关断反而慢。原因:GaN 关断时 Vds 上升由 Coss 与回路电感 + 负载电流谐振决定(datasheet 表注),负载电流给 SW 节点充电、天然接近 ZVS 关断,故关断交叠损耗小;硬开关损耗集中在开通(Coss 放电 + 电流电压交叠)。这解释了为什么 §7 的损耗账里开通项与 Coss 项是大头。

5. 6 大设计支柱与 PCB layout — 环路电感是一切的根

前四节的三条硬约束(反向导通、栅极抗扰、Coss)最终都落到同一个物理量上:寄生电感。GaN 的高 di/dt 让任何 nH 级环路电感都产生足以误触发/振荡/过压的尖峰,所以 GaN 功率级量产稳定靠 6 个互锁支柱,而 layout 是把它们串起来的根。

GaN 功率级设计 6 大支柱 — 任一缺失整机出问题

支柱 1 功率环最小化:高侧漏 → SW → 低侧源 → 去耦电容 → 回高侧漏,这个换流环的电感直接乘 di/dt 变成过压尖峰。做法:Vbus 与 GND 平面紧贴相邻层(垂直换流环、间距 < 0.2mm),去耦陶瓷电容(X7R,10nF+100nF 并联)紧贴漏引脚(Nexperia AN90006 §3.2:"drain 直连 power plane、source 直连 ground plane、SW 用宽短铜连两管")。目标功率环 < 5 mm²。
支柱 2 栅极环最小化 + Kelvin source:见 §3,Rg(off) 小、Kelvin source 引出、中心 source 引脚去耦栅/功率两环。目标栅环 < 2 mm²。
支柱 3 dV/dt / 共模控制:见 §3,驱动 CMTI ≥ 100 V/ns、压摆率可调(集成器件用 RDRV 电阻设 20–150 V/ns)、隔离低寄生电容、必要时 Y 电容到机壳(受漏电流限值约束)。
支柱 4 热:GaN 封装小、RθJC 极低但散热面积小(见 §6)。
支柱 5 死区:见 §2,≤ 30ns,自适应最优。
支柱 6 snubber / EMI:GaN 高 fsw + 快边沿把 EMI 谱推到 100 MHz–1 GHz。Nexperia AN90006 §2 推荐两级 snubber——DC-link RC snubber(RCDCL,紧贴高侧漏,如 (10nF+8Ω)×2,吸收 DC 母线寄生 L 与去耦电容构成的高 Q 谐振,不接 SW 节点故不增开关损耗)+ switching-node RC snubber(RCSN,接 SW 节点抑高频振铃,会略增开关损耗,仅在大电流 > ISWL 时用)。验证方法:用双脉冲测试在 ≥ 120% 峰值电流下观察 Vds 边沿振铃是否充分阻尼(AN90006 §2.5)。

6. 热设计 — die 级极易,封装出口才是瓶颈

GaN 的结到壳热阻低得惊人(LMG3522 顶冷 RθJC(top) = 0.28 °C/W),意味着die 级散热几乎不是问题;真正的瓶颈是把热从指甲盖大的封装经 TIM/散热片导到环境。这与 Si TO-247 大金属背板的直觉相反,是 GaN 热设计的核心认知反转。

拿 LMG3522 顶冷封装算一遍:某管耗散 3.85W(§7),则结到壳温升仅 $Δ T j c = 3.85 \times 0.28 = 1.08 \hat{\circ} C$ ——可忽略。全链路 $T j = T a + P \cdot (R t h J C + R t h T I M + R t h H S)$ ,主导项是 TIM 与散热片到环境那两段,而非 die。故 GaN 热设计的功夫全在封装外:大面积散热焊盘 + 过孔阵列缝到内层地平面(分立底冷器件)、或顶冷器件用低热阻 TIM 压散热片(LMG352x 顶冷封装电热分离,散热路径独立于电气路径)。PCB 散热铜 ≥ 2 oz、大散热岛、过孔阵列是标准动作。结论:别再指望封装本体存热,GaN 必须靠外部散热面积,且热出口比 die 温升重要一个量级。

7. 端到端 worked design — TI LMG3522R030-Q1,400V → 200V,6A 半桥 buck 腿

用一颗真集成 GaN 功率级走一遍:TI LMG3522R030-Q1(650V、Rdson 26mΩ typ / 45mΩ@125°C、集成硅驱动 + 内部负偏置 VNEG + 20–150 V/ns 可调压摆率 + 逐周期过流 + < 100ns 短路保护)。目标:Vbus=400V、Vout=200V(D=0.5)、Io=6A(Pout=1.2kW)、fsw=100kHz、硬开关半桥 buck 腿(高侧控制管 + 低侧同步管)。选它是因为它把 §3 的栅极环、§2 的负偏置、§5 的压摆率控制全做进片内——设计者不再选 Rg,而是选压摆率(RDRV 电阻)和死区(控制器给);和分立 GS66508T + 隔离驱动那套正好两个极端(对照见文末)。

第 1 步选压摆率(替代分立管的 Rg):RDRV 引脚接 SOURCE → 150 V/ns(最快、损耗最低、EMI 最凶);接 LDO5V → 100 V/ns(典型 90 V/ns @ 400V);串 RRDRV(0–500 kΩ)可降到 20 V/ns。取 100 V/ns 折中效率与 EMI:则 400V 边沿 tr = 400/100 = 4 ns(与手册 tr(on) 2.8–4.3ns 吻合)。压摆率越高开关损耗越低、但 §3 的 Miller/共模/EMI 越难压——集成器件把 §3 的误开通风险消化在片内强下拉 + VNEG 负偏置里,故可安全用到 100 V/ns。

第 2 步定死区:由 §2,死区 ≤ 30ns。取控制器互补 PWM 死区 $t d e a d$ = 2×15ns = 30ns(每周期两次)。反向导通压降按手册 6A 处插值 Vsd ≈ 4V。

第 3 步损耗分解(D=0.5,高低侧 Irms 均 $= I o D = 6 0.5 = 4.24 A$ ,用热态 Rdson=45mΩ):

损耗项	公式与代入	每腿估算
高侧导通	$I r m s^{2} \cdot R d so n = 4.2 4^{2} \times 45 m$	≈ 0.81 W
低侧同步管导通	$4.2 4^{2} \times 45 m$	≈ 0.81 W
高侧开通交叠	$\frac{1}{2} V b u s \cdot I o \cdot t r \cdot f s w = 0.5 \times 400 \times 6 \times 4 n \times 100 k$	≈ 0.48 W
Coss 硬开关	$\frac{1}{2} C oer V b u s^{2} f s w = 0.5 \times 320 p \times 40 0^{2} \times 100 k$	≈ 2.56 W
死区反向导通	$V s d \cdot I o \cdot t d e a d \cdot f s w = 4 \times 6 \times 30 n \times 100 k$	≈ 0.07 W

总损耗 ≈ 4.73 W/腿;对 1.2kW → $η = 1200/1204.7 \approx$ 99.6%。关键专家读法:Coss 项(2.56W)是最大单项,占一半以上——零 Qrr 省掉了 Si 的反向恢复损耗,但 Coss 硬开关损耗顶上来成主角。这也定死了 fsw 天花板:若把 fsw 从 100kHz 推到 500kHz,Coss 损耗从 2.56W 冲到 12.8W(其余项也涨),效率掉到 ~98.8% 且热核过不了——这是"GaN 高频要软开关"最直接的量化证据。

第 4 步结温热核:高侧管耗散 ≈ 导通 0.81 + 开通 0.48 + Coss 2.56 = 3.85 W。顶冷 RθJC(top)=0.28 °C/W → 结到壳温升仅 $3.85 \times 0.28 = 1.08 \hat{\circ} C$ 。若顶冷散热片壳温 85°C,则 $T j \approx 85 + 3.85 \times (0.28 + R t h T I M + R t h H S)$ ,die 温升可忽略,瓶颈在 TIM + 散热片到环境(§6)。125°C 工作结温上限有充足裕度。

第 5 步保护与校验:LMG3522 内建逐周期过流 + 短路(阈值 IT(SC) 典型 90A、关断 < 100ns),故电感/母线故障电流有片内兜底,但外部功率环仍须双脉冲测试在 ≥ 120% 峰值电流下核 Vds 振铃(§5),集成保护不替代 layout。

分立对照:若改用分立 GS66508T(650V/50mΩ e-mode)+ 隔离驱动(如 Si827x / UCC5350),就要自己选 Rg(on) 大(慢开通降 EMI)/ Rg(off) 小(强下拉防 §3 误开通)、决定是否加 -3V 负压(抗扰 vs §2 反向导通损耗代价 +3V)、自建 Kelvin source 栅环、外配 DC-link + SW-node snubber——即把 §2/§3/§5 的所有旋钮暴露给设计者。集成把这些消化进片内是量产良率的核心,分立给的是极限性能与成本弹性。

8. 工作极限与 corner

worked design 给的是标称点;GaN 真投产要守住几条 Si 上不存在或更宽松的边界——这几条恰是 GaN 学习曲线里第 1–3 板反复摔的地方。

dV/dt 上限受 EMI / 误开通双向夹:压摆率越高开关损耗越低,但 EMI 谱越硬、§3 的 Miller/共模裕度越薄。分立 e-mode 无内部负偏置时,dV/dt 上限由 $V g s mi l l er = R g \cdot C g d \cdot d V / d t < V t h$ 反解;集成器件由 CMTI 与 EMI 目标定。判据:先由 EMI 敏感频段定 dV/dt 上限,再在此之下取最快。
fsw 上限受 Coss 热墙:硬开关下 $P coss = \frac{1}{2} C oer V b u s^{2} f s w$ 随 fsw 线性涨(§4/§7),先撞结温上限。想真正上高频必须换软开关拓扑。
过流 / 短路:GaN SOA 窄、无雪崩能力,短路耐受时间极短(µs 级),故短路保护必须 < 100ns(LMG3522 达标)。分立管须外配去饱和 / 电流检测。
动态 Rdson(current collapse):GaN 特有——高压开关后 Rdson 短暂升高(电荷俘获),Nexperia Ch20 测得约 10% 且随工艺改善。损耗与热核要按动态 Rdson(高于静态 datasheet 值)留裕度。
负压关断的双刃:纯 e-mode 用 -3V 提 Miller 抗扰(§3),但每次死区反向导通压降 +3V(§2)、且 -Vgs 绝对最大值有限(GS 类 -10V 附近),负压过深会撞栅极负向额定。
热降额:输出电流随环境温度降额,由 θJA(强依赖外部散热铜/片)与 125°C 结温上限共同定;GaN 因封装小,θJA 对 layout 极敏感,datasheet θJA 只在其指定测试板成立。

9. 设计陷阱(实战 checklist)

前面的公式都成立,但 GaN 项目真翻车 80% 不在公式而在这几处"Si 经验直接搬 → 咬人"的地方(Nexperia AN90006 + GaN Systems GN001 归纳),逐条对照。

用 Si 驱动器驱 GaN:IR2110 之类电压/CMTI 不对 → 必用 GaN 专用驱动或集成器件(CMTI ≥ 100 V/ns)。
按 Si 经验布板:功率环 30 mm² 直接翻车 → 功率环 < 5 mm²、栅环 < 2 mm²、去耦电容 < 5mm 贴漏、中心 source + Kelvin。
死区按 Si 留 100ns:GaN 反向导通 Vsd 3–5V,100ns 死区烧掉 1%+ 效率 → ≤ 30ns,自适应最优,能不加负压就不加。
把"零 Qrr"当"零开关损耗":Coss 储能 Eoss 硬开关每周期全烧 → 高频必须软开关,别盲目冲 fsw。
Rg(off) 取大:Miller 电流在大 Rg 上抬 Vgs 超 Vth → 直通 → Rg(off) 小、强下拉。
忽视共模电流: $I c m = C c m \cdot d V / d t$ 打穿控制地致 MCU 复位 → 降隔离寄生电容 + 屏蔽 + Y 电容。
只做单脉冲不做双脉冲:振铃/直通在连续开关才现形 → 双脉冲 ≥ 120% 峰值电流核 Vds 边沿。
热核用静态 Rdson:忽略动态 Rdson(~+10%)→ 损耗低估、结温超标。

核心要点

GaN HEMT 靠 2DEG 导电、无 PN 结体二极管,派生四硬约束:零 Qrr / 低 Vth(1.3V)/ 窄 Vgs 窗(0/+6V)/ 高 dV/dt(50–150 V/ns)。
第三象限反向导通 $V s d = (V t h - V g so f f) + I s d \cdot R d so n$ :零偏 ≈1.6V、负压 -3V ≈4.6V;死区损耗 $P d t = V s d \cdot I s d \cdot t d e a d \cdot f s w$ → 死区必须 ≤ 30ns、能不加负压就不加。
Miller 误开通判据 $V g s mi l l er = R g \cdot C g d \cdot d V / d t < V t h$ → Rg(off) 小、强下拉、Kelvin source、中心 source 引脚去耦栅/功率两环;共源电感 $V l cs = L cs \cdot d i / d t$ 必须近零。
共模电流 $I c m = C c m \cdot d V / d t$ (10pF×50V/ns=0.5A)打穿控制地 → 驱动 CMTI ≥ 100 V/ns + 降隔离寄生电容。
零 Qrr 是真红利,Coss 硬开关损耗躲不掉: $P coss = \frac{1}{2} C oer \cdot V b u s^{2} \cdot f s w$ (320pF/400V → Eoss=25.6µJ,100kHz=2.56W/腿)是硬开关最大单项、定死 fsw 天花板 → 高频必须软开关(ZVS)。
worked design(LMG3522R030-Q1,400V→200V/6A 半桥):压摆率 100 V/ns(tr=4ns)、死区 30ns、损耗 4.73W/腿(Coss 2.56W 主导)→ η≈99.6%;顶冷 RθJC(top)=0.28°C/W,die 温升 1°C 可忽略,瓶颈在封装热出口。
应用边界:< 650V 用 GaN,650–1200V 用 SiC,> 1200V SiC 模块;GaN 不是 SiC 替代,覆盖不同电压段。
corner:dV/dt 受 EMI/误开通夹、fsw 受 Coss 热墙、短路保护 < 100ns、动态 Rdson +10% 留裕度;学习曲线 6–12 个月,Si 经验只借鉴 50%。

缩写表

缩写	全称
2DEG	Two-Dimensional Electron Gas(二维电子气,GaN HEMT 导电沟道)
HEMT	High Electron Mobility Transistor(高电子迁移率晶体管)
e-mode / cascode	增强型单片 GaN / 低压 Si + 常开 GaN 两片式
Vth	栅源阈值电压 gate threshold
Vgsoff / Vsd	关断栅源电压 / 第三象限源漏压降
Rdson	导通电阻 drain-source on-resistance
Qrr / Qoss	反向恢复电荷 / 输出电荷
Coss / Coer	输出电容 / 能量等效输出电容(Eoss=½·Coer·V²)
Eoss / Pcoss	输出电容储能 / 其硬开关损耗
dV/dt / di/dt	电压 / 电流变化率
Cgd / Cgs	栅漏(Miller)/ 栅源电容
Lcs	共源电感 common-source inductance
Icm / Ccm	共模电流 / 共模寄生电容
CMTI	Common-Mode Transient Immunity(共模瞬态抗扰,V/ns)
Rg(on) / Rg(off)	开通 / 关断栅极电阻
RDRV	LMG352x 压摆率设置引脚电阻
tdead / tr / tf	死区 / 上升 / 下降时间
RθJC	结到壳热阻 junction-to-case
ISWL	需 SW 节点 snubber 的电流门槛

Engineering Objects

引用此页的结构化 Engineeri…

引用此页的结构化 Engineering Object(v2.0 Copilot 自动生成,不要手动编辑此段)。

case · case_usb_pd_100w_gan_acf — USB-PD 100W GaN Active-Clamp Flyback Adapter
component · component_gan_hemt — GaN HEMT

Cross-references

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GaN 栅驱动专题 — 为何不能照搬 SiC 驱动(窄 Vgs 窗/无体二极管反导/死区)
电力电子 — 顶层
GaN 器件 — GaN HEMT 物理与 2DEG
MOSFET 栅极充电 — Qg / Miller 平台基础
Bootstrap 电路 — 半桥高侧供电
Snubber 电路 — DC-link / SW 节点振铃抑制
栅极驱动 IC — GaN Driver / CMTI 选型
SiC 器件 — 与 GaN 互补,覆盖 > 650V
SiC 栅极环路 — 类似栅环/共源电感原则
EMI 滤波器设计 — GaN 高频 EMI 应对
Flyback 变换器 — ACF GaN 软开关实例
Flying Capacitor Buck — GaN 高频应用
Buck 降压变换器 — 开关电源专家样板,功率级损耗/补偿母体