SiC MOSFET 栅压振荡抑制 — Rg vs Cgs 实测对比

MOSFET 关断瞬态时漏极电流迅速减小。共源极回路中的寄生电感 Ls(驱动 IC 地到器件源极的走线电感)感应出一个 EMF,使器件源极电位相对驱动地升高,栅源电压因此上升:

关断瞬态 di/dt < 0,所以 -Ls·di/dt > 0——Vgs 被抬升到高于驱动截止电压。当这个抬升超过最低阈值 Vth,min,器件会重新局部开通,形成 spurious turn-on。

与此同时,关断后漏源电压迅速上升。Miller 电容 Cgd 把 Vds 的变化反耦合到栅极:

关断时 Vds 上升 dv/dt > 0,Vgs 也被同向抬高。注意这个升幅与栅极回路总阻抗成正比——大 Rg 反而让这个反馈持续更久,这是"加大 Rg 不能压正向尖峰"的根因。

di/dt 在前(电流先开始下降)、dv/dt 在后(电压后开始上升)的时序里,二者叠加形成双向危险:

• 正向尖峰(turn-off 后期):dv/dt 主导,Vgs 抬高过 Vth → spurious turn-on
• 负向 undershoot(turn-off 后,谐振振荡):Ls 与 Cgs 形成 LC 谐振,Vgs 振荡到深负值,可能超过 VGSmax,neg(-10V 极限,对 Cree 模块)

安全工作区:Vth,min ≤ Vgs ≤ VGSmax,neg(注意 SiC 与 Si 安全窗的巨大差距):

• Si MOSFET:Vth ≈ 4 V / Vneg ≈ -20 V → 安全窗 24 V
• SiC MOSFET:Vth ≈ 1.8 V / Vneg ≈ -10 V → 安全窗 11.8 V,只有 Si 的一半

增大 Rg 的出发点是通过欧姆阻尼来抑制 LC 谐振。实测结果表明,这条路只解决了一半问题——负向 undershoot 确实随 Rg 增大而改善,但正向尖峰完全不动,而开关损耗则以接近线性的斜率上升。

原因与 §2.2 一致:正向尖峰来自 Miller 反馈,Rg 增大使 dv/dt 变慢,但反馈持续时间延长,净效果是 Vgs 正向抬升的面积保持不变。结论:Rg 单独增大是糟糕的 tradeoff——用 2× 损耗换来的只是负向保护,正向风险未解。

外接 Cgs 的机制与 Rg 完全不同:它直接增大 Cgs 分母,把 Miller 注入电流 ICgd 在分压时分走更多比例,同时也降低了 LC 谐振的特征阻抗,双向压振幅。固定 Rg = 5.2Ω 实测:

关键发现:

1. 10nF 是黄金值——正负尖峰双双压住,损耗几乎不增(+0.1 mJ),性价比最优
2. 33-47nF 引入低频振荡——电容与回路电感形成 LC 谐振,Vgs 在 24.17 µs 才回稳定(无电容时 23.8 µs)
3. 47nF 还会让 Vgs 反弹回 +2.5V——长延迟期间 LC 振荡把电压荡回正侧,可能再触发 turn-on

物理解释:Cgs 越大,LC 谐振频率越低(fosc 与 1/√Cgs 成正比);模块级应用(Cgs 本身已达 19nF)加 10nF 刚好提升阻尼比到临界附近;继续加到 47nF 则谐振频率过低,振荡在切换周期内无法衰减完。

进一步在 Vds=800V、Ids=300A 实测最优参数组合:Cgs=2.2nF + Rg=2.6Ω:

• 正向尖峰:< 0V(负向驱动电压以下)
• 负向 undershoot:-6V(安全裕量 4V 到 -10V 极限)
• 损耗:接近 8mJ(datasheet 标定值)
• 无低频振荡

这是 ASIL D 量产推荐——足够安全且损耗近最优。关键在于 Cgs 量级与器件内置 Cgs(19.18nF)相差 10×——对分立 SiC 器件(Cgs 量级 ~500pF),最优 Cgs 外接量会相应下调到 2-10nF 区间(见 §6 SCT3080AL 算例)。

几种直觉上看似合理但在实测中系统性失败的做法,本质都是把 Si MOSFET 的设计习惯直接搬到 SiC 上:

• ❌ 只加 Rg 不加 Cgs:正向尖峰仍存在 + 损耗暴涨(见 §3.1)
• ❌ 直接搬 Si 驱动电路用 SiC:VGS 安全窗减半,负向极易触底
• ❌ 加 47nF+ 大 Cgs:LC 谐振产生低频振荡,反触发更危险
• ❌ 不接 decoupling cap:LC 振荡通过 supply 路径耦合到其它通道

Cgs 调谐效果强烈依赖布局,电容本身放错位置比没放还危险:

• 物理布局:Cgs 必须紧贴模块/器件栅极,引线 < 5mm。距离远 = 串联电感形成新的谐振点,把高频振荡变成中频振荡,更难衰减
• decoupling:驱动 IC 输出端必加 1-10 µF 电解 + 100 nF 陶瓷,缓冲 LC 振荡的 supply 端反弹
• Active Miller Clamp:Cgs 不能完全替代 AMC——AMC 在 Miller 平台直接把栅极钳到 source,SiC 高频应用最好两者并用

栅极驱动回路把栅极引线电感 Lgate 与 Ciss 串成一个 LC 谐振器。取典型分立布局 Lgate ≈ 15nH(驱动 IC 到栅极的走线 + 键合线):

54 MHz 远在 SiC 的 dv/dt 频谱内(dv/dt 上升沿 ~20 ns 对应频率成分可达数十 MHz),所以这个谐振会被开关沿激励——不是理论隐患而是实测振铃。

把栅环当串联 RLC,临界阻尼(无过冲、最快回稳)条件是 $R\ge 2\sqrt{Lgate/Ciss}$:

关键一步:这里的 R 是回路总栅阻 = RG + Rgext + 驱动 IC 输出阻抗。SCT3080AL 的 RG = 13Ω 单独就已经 > 10.3Ω 临界值——也就是说 15 nH 布局下,内部栅阻已经把栅环打到临界阻尼以上,不需要外接 Rg 来压栅环振铃。外接 Rg 此时的作用只剩塑形 dv/dt 与 di/dt(见 SiC 驱动回路参数),而非阻尼。若忘了 RG = 13Ω、误按"总阻 = 0"去补一颗大外阻,会白白抬高开关损耗。

两颗 SCT3080AL 并联时,除各自的栅环外还存在一个 die-to-die 环:die A 栅极 — Rgi — 公共节点 — Rgi — die B 栅极,两颗 Cgs 在此环里串联(等效 Cgs/2),两段 Lgate 也串联。串联电容抬高了等效谐振频率、降低了阻尼裕度,故每 die 的独立栅阻 Rgi 判据变为 $Rgi\ge 2\sqrt{Lgate/Cgs}$(全环:$2Lgate$ 串联、$Cgs/2$ 串联、环内总栅阻 $2Rgi$,临界 $2Rgi=2\sqrt{2Lgate/(Cgs/2)}$):

每 die 10.4Ω 仍低于 RG 13Ω,所以 15 nH 布局下并联环同样被内阻自然阻尼——前提是每颗 die 都有独立的 Rgi(共用一颗栅阻则该阻不在 die-to-die 环内,环里只剩 RG,均流失配时会震荡,见 SiC MOSFET 并联设计)。

上面结论依赖 Lgate ≈ 15nH。反解"RG = 13Ω 恰好等于临界"的临界电感:

含义:只要栅极布局把 Lgate 推过 ~24 nH(长走线 / 无 Kelvin 源极 / 栅驱远离器件),13Ω 内阻就不再临界阻尼,栅环开始过冲。fosc 也降到 ~43 MHz(从 54 MHz)。此时 Vgs 正向过冲可能顶到 Vth,min=2.7V 触发 spurious turn-on,或负向荡过 -4V 绝对最大值降级栅氧。

对策优先级:先缩 Lgate(Kelvin 源极 + 走线 < 10mm)把工作点拉回内阻可阻尼区,再考虑外接铁氧体磁珠;补外阻只是最后手段(抬损耗)。

SiC MOSFET 的阈值电压具有负温度系数(温度升高 Vth 下降),这是与 Si MOSFET 的共性,但因为 SiC 安全窗本就窄,高温工作时的 Vth 下降会进一步压缩正向安全余量。

SCT3080AL 的 datasheet 阈值 Vth = 2.7 ~ 5.6V,测试条件为 VDS=10V、ID=5mA(25°C)。SiC MOSFET 的 Vth 温度系数典型在 −5 ~ −8 mV/°C 量级,从 25°C 升到 150°C 时 Vth 约下降 0.6 ~ 1.0V(按 datasheet 的 Vth-vs-Tj 曲线趋势估算)。

工程含义:若正向驱动关断至 0V,而 Vth,min 在 150°C 约 1.7 ~ 2.1V,那么 150°C 时栅压只需被正向抬升约 1.7V 就会出现 spurious turn-on——比 25°C 的 2.7V 余量缩小约 40%。量产 BOM 需按供应商负向余量选截止电压:Cree/Infineon(-10V 极限)可用 -3 ~ -5V 截止拉开对 Vth 的余量;而 SCT3080AL 负向绝对最大仅 -4V,负压空间极小(至多留裕量到 -2 ~ -3V),更依赖 0V 截止 + 栅环临界阻尼(§6.2)+ Active Miller Clamp 来堵高温 spurious turn-on,而非深负压。

TO-247-3L 封装缺少 Kelvin 引脚,共源极引线电感 $Ls$ 被功率电流和驱动电流共用。正常关断瞬态(SCT3080AL 30A→0,典型 $di/dt\approx 1\mathrm{kA}/\mu \mathrm{s}$,fall time ≈30 ns,与 §2.1 di/dt 反馈机制一致):

0V 截止时,Vgs 从 0V 被抬到 +5V——超过 $Vt{h}_{min}=2.7\mathrm{V}$,spurious turn-on 确定发生。

对策优先级:首选 TO-247-4L(SCT3080AL-KE3L),Kelvin 源极将共源极路径与功率环路解耦,Ls 降至约 0.5 nH。若只能用 TO-247-3L,须同时满足:①紧密差分走线将 Ls 压到 3 nH 以下 + ②采用 −2V 以上负压截止——两者缺一则安全余量为负。这也解释了量产 SiC 驱动卡普遍采用负压(−2 ~ −4V)关断的根本原因:负压把基线拉低,直接吸收 $Ls\cdot di/dt$ 正向冲击,而无需完全依赖布局改善。

把上面的算例落到实操上,最容易翻车的都不是公式本身,而是取错参数或漏掉回路拓扑的隐含前提。按被咬频次从高到低排列:

• 忘掉 RG = 13Ω:SCT3080AL 内部栅阻是 13Ω 不是 1Ω(datasheet Rev.006,f=1MHz open drain)。按 1Ω 算会误判栅环欠阻尼、外挂一颗根本不需要的大 Rg,把开关损耗白抬一截;RG 是回路总阻的主项,必须计入。
• 并联环漏掉 Cgs/2 串联因子:die-to-die 环里两 Cgs 串联(等效减半),等效谐振频率比单 die 高、阻尼裕度更小;用单 die 的 $2\sqrt{Lgate/Ciss}$ 去套并联会低估所需 Rgi。
• 共用一颗栅阻:并联时把 Rg 放在公共节点上游、两 die 共用,则该阻不在 die-to-die 环内,环里只剩 RG,均流一失配就震荡——每 die 必须有独立 Rgi。
• 只盯正向不看 VGSmax,neg = -4V:SCT3080AL 负向绝对最大只有 -4V(远严于 Si 的 -20V)。栅环负向 undershoot 很容易顶穿,长期降级栅氧;算完 fosc 一定要核负向过冲幅度。
• 用 Ciss 冒充 Cgs:栅环阻尼里单 die 用 Ciss(= Cgs + Cgd),die-to-die 环用 Cgs;Crss = 19pF 虽小,混用会让并联判据算错方向。
• 忽略 Lgate 对结论的杠杆:所有"内阻已够"的结论都挂在 Lgate ≈ 15nH 上,Lgate 是平方进临界电感式子的——布局烂到 24nH 就翻盘。数字结论必须连着布局假设一起给。
• 拿模块经验直接套分立:前几节的 Cree 模块 Cgs ≈ 19nF、量级差两个数量级,谐振频率和阻尼判据完全不同;分立 SiC 的栅环 fosc 高到数十 MHz,别照搬模块的 nF 级外接电容思路。

TO-247-4L 封装(如 SCT3080AL-KE3L)提供独立的 Kelvin 源极引脚。驱动 IC 的 GND 接 Kelvin 源极而非功率源极:

• 功率电流不流经栅极驱动回路,消除了共源极感抗 Ls 对 Vgs 的 di/dt 反馈
• Lgate 可降至 3-5 nH(主要剩余量来自封装内部键合线)
• 对应 fosc 升至 ~108 MHz,但同时阻尼裕度也大幅改善(临界阻抗降到 ~6 Ω,内阻 13 Ω >> 6 Ω)

若使用 TO-247-3L(无 Kelvin 引脚),必须用紧密的 source 回路走线将 Lgate 压到 < 15 nH。

实现 Lgate < 15nH 的具体布局约束:

• 驱动 IC 到栅极电阻 Rg 的距离 ≤ 10 mm,走线宽度 ≥ 1 mm(降低寄生电感)
• Rg 到器件栅极引脚 ≤ 5 mm,用紧紧平行的 GND 回流走线(差分结构减 ~50% 电感)
• 外接 Cgs 必须放在 Rg 之后(器件侧),引线 ≤ 5 mm;放在 Rg 之前则电容被 Rg 隔离、对栅极处振荡无效
• 驱动 IC 供电 decoupling:IC VCC 引脚 1 cm 内 100 nF 陶瓷 + 4.7 µF MLCC;不放则振荡能量通过电源路径串扰其它通道

若布局无法满足上述约束,铁氧体磁珠可作补充:

• 在 Rg 处串联一颗在 100 MHz 处阻抗约 100 Ω 量级的铁氧体磁珠(示例:Murata BLM31 系列)
• 磁珠在谐振频率处提供阻抗,相当于频率选择性 Rg——在 DC/低频开关损耗不增
• 缺点:磁珠的阻抗随直流偏置降额,需确认 Igatepeak 下仍有足够阻抗