SAR ADC 前端运放驱动设计

采样电容在采样阶段通过驱动回路阻抗（$Rdrive$ + $Rseries$ + $Ron$,sw）充电到 $Vin$：

V_c(t) = V_in × (1 − exp(−t/τ))
τ = (R_drive + R_series + R_on,sw) × C_sample

充电到 N 位精度所需时间：

充到 N 位精度意味着误差 < 0.5 LSB，即 1/2^(N+1)。对指数衰减：

1 − exp(−t/τ) > 1 − 1/2^(N+1)
t/τ > (N+1) × ln(2) ≈ 0.693 × (N+1)

简化：

$tcharge\ge (N+1)\times 0.693\times \tau \approx (N+1)\times 0.7\times \tau$ N 位精度的约束：

• 12 位：$tcharge$ ≥ 9 × τ
• 16 位：$tcharge$ ≥ 12 × τ
• 18 位：$tcharge$ ≥ 13 × τ

驱动电路目的是给 SAR 一个干净的低阻信号——SAR 输入有"电荷踢回"(每次采样会拉走一小部分电荷),信号源阻抗高时这会导致建立时间不够、转换出错。所以必须用低噪声运放 + RC 滤波 + 低 ESR 电容三件套。

每个元件的作用：

• 运放输出阻抗 $Rdrive$：应尽量小（选低输出阻抗运放）
• $Rseries$（10～100 Ω）：隔离运放输出，防止采样电容的阶跃电流让运放不稳定
• $CADC$（几 nF～几十 nF）：外部电容，给采样电容提供局部电荷储备，减小对运放的瞬态需求
• ADC 内部 $Csample$（10～50 pF）：每次采样时通过内部开关接入

增大 $Rseries$：

• ✓ 运放更稳定（减小运放看到的容性负载）
• ✓ 过滤高频噪声
• ✗ 充电时间常数变大（R × C）
• ✗ 限制采样精度

增大 $CADC$：

• ✓ 更多电荷储备，减小采样瞬间对运放的拖拽
• ✓ 形成低通滤波，减小高频噪声
• ✗ 运放驱动负载更重（容性）
• ✗ 建立时间更长

经验值：$Rseries$ = 33～100 Ω，$CADC$ = 20·$Csample$（通常 1～10 nF）。

目标：16 位 SAR ADC，1 MSPS，充电到 16 位精度。

已知：

• $Csample$ = 30 pF（ADC 内部）
• 采样周期 = 1 μs
• $tACQ$ = 60% × 1 μs = 600 ns（典型）
• $Ron$,sw = 50 Ω（ADC 内部开关）

Step 1：τ 的允许最大值

t_ACQ ≥ 12 × τ  (16 位要求)
τ ≤ 600 ns / 12 = 50 ns

Step 2：$Rdrive$ + $Rseries$ 的允许最大值

τ = (R_drive + R_series + R_on,sw) × C_sample
50 ns = R_total × 30 pF
R_total ≤ 50 ns / 30 pF ≈ 1667 Ω

扣除 R_on,sw = 50 Ω:
R_drive + R_series ≤ 1617 Ω

Step 3：选 $Rseries$ 和运放输出阻抗

• $Rseries$ = 100 Ω（防止振荡的最小值）
• $Rdrive$ ≤ 1517 Ω

大多数宽带运放输出阻抗 < 100 Ω，满足要求。

Step 4：验证运放 GBW 和 SR

输入信号带宽 500 kHz（Nyquist 半带宽），运放带宽需要 > 500 kHz × 10 = 5 MHz。选 GBW > 20 MHz 的运放留裕度。

SR 要求：输入最大 5 V 摆幅，500 kHz → 2π × 500k × 5 = 15.7 V/μs。选 SR > 20 V/μs 的运放。

候选：ADA4841-1（GBW = 80 MHz，SR = 13 V/μs，输出阻抗 ≈ 50 Ω）——SR 略紧，可接受。

SAR 驱动电路4 个典型陷阱——RC 时间常数选错、ESR 大的电容、运放带宽不够、模拟地与数字地分错。这些陷阱共同特征是"电气上看似 OK 但 ENOB 跌"。每个陷阱都对应一个具体物理量。

• $Rseries$ 选太大：如 10 kΩ → τ = 300 ns → 600 ns 内只能充到约 0.5 ns 精度，ENOB 严重下降
• 运放 SR 不足：大信号跟不上 → 输出被截顶 → 谐波失真
• 忘了 $Ron$,sw：内部开关电阻也在 τ 的公式里
• $CADC$ 太大：运放看到大容性负载 → 不稳定、振荡
• Rail-to-Rail 运放在轨附近线性度差：接近 $Vcc$ 或 GND 时 ENOB 急剧下降