SAR ADC 前端运放驱动设计

采样时间预算 $t_{\text{ACQ}}$ 除以 12-bit 所需时间常数倍数（$(N+1)\ln 2=9$），得到最大允许 τ：

RC 时间常数：$R_{\text{drive(INA)}}\approx 5\Omega$（CL 输出阻抗）

RC 看似满足，但运放闭环带宽 settling 才是真正瓶颈：

INA240A1-Q1 在 G = 20 时 $f_{\text{BW,CL}}=75\text{kHz}$（SBOS703 datasheet）：

INA240A1-Q1 直驱在 1MSPS 下仅能提供约 26 kSPS 的 12-bit 有效采样率（→ G3 Gotcha）。

最小闭环带宽要求：

OPA2337-Q1（G = 1，GBW = 17 MHz）：

OPA2337-Q1 的 settling 时间：

OPA2337-Q1 输出的 SR 核验（信号带宽 10 kHz，车辆转速 3000 rpm 25次谐波）：

选 $R_{\text{series}}=100\Omega$，$C_{\text{ADC}}=470\text{pF}$（$\gg C_{\text{sample}}$，储量 18.8×）。

最坏情形（满幅阶跃 $\Delta V=5\text{V}$）的 kickback droop：

$C_{\text{ADC}}$ 通过 OPA2337-Q1 经 $R_{\text{series}}$ 恢复：

外部 RC 的截止频率 $f_{\text{c,aa}}$ 决定 Nyquist 处的模拟衰减量；单极截止频率为：

在 Nyquist 频率（$f_{\text{s}}/2=500\text{kHz}$）的衰减——$f_{\text{Nyquist}}$ 远低于 $f_{\text{c,aa}}$，位于通带内：

结论：$f_{\text{c,aa}}\gg f_{\text{Nyquist}}$，单极 RC 在 Nyquist 处几乎无衰减（仅 −0.09 dB），远不足 12-bit 所需 72 dBFS 反混叠保护。须配合 TC397 内置 CIC/SINC 数字滤波 + 8× 过采样，或换更低 $f_{\text{c,aa}}$（代价是增大 $R_{\text{series}}\times C_{\text{ADC}}$，进而缩小 $C_{\text{ADC}}$ 选择范围）。

TC397 EVADC 12-bit @1MSPS 电机相电流采样前端各关键指标汇总：

$R_{\text{series}}$ 典型应 < 500 Ω；若误选 10 kΩ（以为"滤波效果更好"），$\tau =(10000+50)\times 25\text{pF}=251\text{ns}$，充 12-bit 需 $9\times 251=2.26\mu \text{s}\gg t_{\text{ACQ}}=500\text{ns}$，ENOB 严重下降。每多 1 dB 误差带来约 0.17-bit ENOB 损失。

内部开关电阻（50～200 Ω）在 $\tau$ 公式里与外部电阻串联，数据手册通常在"input model"或"timing"章节给出。漏算会让实际 τ 比计算大 2～4×，在 tACQ 充裕设计里可侥幸过关，在高速极限设计里会使精度裂化。

RC 时间常数 ${\tau }_{\text{RC}}$ 和运放 settling 时间 ${\tau }_{\text{amp}}=(N+1)\ln 2/(2\pi f_{\text{BW}})$ 是串行约束，取较大者。INA240A1-Q1 在 G=20 时 $f_{\text{BW}}=75\text{kHz}$，$t_{\text{settle}}=19\mu \text{s}$——即使 RC 只有 4 ns，整体 settling 仍受 19 μs 限制。高增益 in-amp 必须配无增益缓冲级（G=1，BW=GBW）才能开到高速。

$C_{\text{ADC}}$ 越大，charge reservoir 越充足（droop 越小），但 ${\tau }_2=R_{\text{series}}\times C_{\text{ADC}}$ 也越大。若 $C_{\text{ADC}}=100\text{nF}$，${\tau }_2=100\times 100\text{nF}=10\mu \text{s}\gg t_{\text{ACQ}}$，droop 根本无法在 tACQ 内恢复到 12-bit 精度。上限：$C_{\text{ADC}}\le t_{\text{ACQ}}/(9\times R_{\text{series}})$。

在大摆幅（接近满量程）或高频信号下，若运放 SR 不够，输出被截顶导致谐波失真，ENOB 急剧下降。SR 必须满足 $\text{SR}>2\pi f_{\text{sig}}{V}_{\text{peak}}$；低 SR（如 0.5 V/μs）在 5 V 系统中仅支持 16 kHz 满摆输入。

许多 R2R 输出运放在距电源轨 50～100 mV 以内时 THD 急剧上升、输出阻抗也非线性增大。若 ADC 满量程恰好到达 R2R 输出的轨边（如 GND 附近），最终几十 mV 范围 ENOB 劣化 2～4 bit。应在 ADC 量程与运放轨之间留 ≥ 150 mV 裕量。

$C_{\text{ADC}}$ 若与 $C_{\text{sample}}$ 相当（如 $C_{\text{ADC}}=50\text{pF}$，比值仅 2×），满幅 kickback 产生的电压 droop 达 $\Delta V\times C_{\text{sample}}/(C_{\text{sample}}+C_{\text{ADC}})=5\times 25/75=1.67\text{V}=1366\text{LSB}$。即使 ${\tau }_2$ 足够快，恢复至 0.5 LSB 也需时 ${\tau }_2\ln (2732)={\tau }_2\times 7.91$ 个时间常数，比同等情形下 $C_{\text{ADC}}=470\text{pF}$ 多 31%。最小应取 $C_{\text{ADC}}\ge 10\times C_{\text{sample}}$。

高温下两大退化同时作用：① 运放 GBW 通常随温度下降 10～20%（CMOS 工艺 μn 下降）→ settling 余量从 5.9× 降至约 4.7×；② $R_{\text{series}}$ 若为厚膜电阻（TCR 100 ppm/°C），100 Ω 在 125°C 下变约 101 Ω，对 ${\tau }_2$ 影响 < 1%（可忽略）。主要检查 OPA2337-Q1 在 125°C 时 GBW 降额后 $f_{\text{BW,CL}}$ 是否仍 ≥ 2.87 MHz；若数据手册高温 GBW 降至 14 MHz，则余量降至 4.9×，仍安全。

在 4MSPS（tACQ = 125 ns）时：

• ${\tau }_{\text{max}}=125\text{ns}/9=13.9\text{ns}$
• OPA 最小 BW：$9.0/(2\pi \times 125\text{ns})=11.5\text{MHz}$
• OPA2337-Q1 GBW = 17 MHz 已接近极限（余量仅 1.48×）；此分支 $C_{\text{ADC}}$ 仍为 470 pF，droop 恢复时间沿用 §4 Step4 的 $t_{\text{rec}}=313\text{ns}>t_{\text{ACQ}}=125\text{ns}$ FAIL（注意 52 ns 是 ${\tau }_{\text{rec}}$ 时间常数，非恢复时间）
• 修复：改用 GBW ≥ 50 MHz 运放（如 OPA889 class），或将 $C_{\text{ADC}}$ 缩至 120 pF 使 ${\tau }_{\text{rec}}=15.2\text{ns}$、$t_{\text{rec}}=110\text{ns}<125\text{ns}$ ✓

单供 3.3V 系统中 ADC 满量程 = 3.3V；OPA2337-Q1（额定 2.7～5.5V）可用，但 R2R 输出运放在靠近 AGND 的 0～150 mV 区间线性度通常下降。若传感器信号含直流偏置将输出压至 < 100 mV，须改用具有"真轨到轨"（zero-crossover）架构的运放（如 OPA369-Q1 class），或在 ADC 输入加 150 mV bias 上移信号范围。