本质与导读

tags:

主线/功率级
层/L1 aliases:
Multi-phase Buck
Interleaved Buck
多相 Buck
交错并联 Buck
VR
VRM created: 2026-05-17 updated: 2026-07-02 type: concept status: expert description: "多相交错 Buck:N 相并联 + 相位等间距错开 360°/N,输出纹波频率升至 N·fsw、幅度按 frac(ND)·(1−frac(ND))/(N·D(1−D)) 衰减,在 D=k/N 处完全抵消——CPU/GPU VR、服务器 POL、EV HV-LV DCDC 大电流供电的标准解。本页从第一性原理推导纹波抵消(频域证明 + 时域峰峰幅度)、走一遍 4 相 12V→1.8V/80A 服务器 VDDR 真器件端到端设计(Coilcraft XAL7030-301 + TI CSD95490Q5MC),并讲透相间均流、phase shedding、DCR 温漂与耦合电感四大工程点。" confidence: high source_quality: secondary updated: 2026-07-09 sources: "Buck 母页第一性原理(伏秒平衡 / 电流纹波率 r / 两极点纹波,见 topic-buck-converter);纹波抵消公式为本页独立一阶推导,与 ADI Analog Dialogue《Output Current and Voltage Ripple in a Multiphase Buck》及标准交错-Buck 分析交叉核对;器件数值取自 Coilcraft XAL7030 datasheet(Doc 863,390/300 nH 系列)+ TI CSD95490Q5MC datasheet(SLPS669A,75A NexFET smart power stage)+ Renesas ISL68137 datasheet(FN8757,DCR 电流检测);耦合电感方向性结论据 P.-L. Wong 博士论文(Virginia Tech, 2001)与 Li & Stratakos《Using coupled inductors to enhance transient performance of multi-phase buck converters》" prerequisites:
"[[topic-power-electronics]]"
"[[topic-buck-converter]]"
"[[topic-dcdc-topology-comparison]]"
"[[topic-pcmc-buck-control-loop]]"

Multi-phase Interleaved Buck 多相交错 Buck — 专家级

本质把 1 个 N·I 安培相拆成 N 个 I 安培相、相位等间距错开 360°/N:各相电感电流纹波在输出节点矢量叠加,非 N 整数倍的谐波精确抵消为零,于是公共纹波频率升到 N·fsw、峰峰幅度衰减为单相的 frac(ND)·(1−frac(ND))/(N·D(1−D)) 倍(frac(ND) 是 ND 的小数部分),在 D=k/N 处完全归零。这一条机制同时买到三样东西:①每相电流降 N 倍,导通损耗随之降 N 倍(不是 N²,因为功率不变);②等效电感 Leq=L/N 让瞬态 di/dt 快 N 倍;③纹波抵消 + Leq 缩小让高频陶瓷电容按 ~1/N² 缩、瞬态 bulk 电容按 ~1/N 缩。CPU 核心供电用 12 相,正是因为 D≈1/12 让 frac(ND)→0、纹波近乎全抵消。代价:必须逐相闭环均流——最先过载的那一相会先炸。

主线坐标:开关电源主线 · 站③ 大电流分布域(Buck 的量产变体)· ↑ 全景主线

1. 物理本质 — 单相大电流的硬约束,与多相把指数从 1 降到 1/N

单相 Buck 推到 100A 量级会同时撞三条互相拉扯的物理边界,不是"优化不够",而是硬约束。第一,电感峰值电流必须超过满载电流,磁芯不能饱和,而储能磁芯体积随 L·Ipk² 走——大电流下电感是块头最大的单件。第二,MOSFET 导通损耗 $P co n d = I o u t^{2} \cdot R d so n \cdot (占空加权)$ 随电流平方涨,单管 Rdson 要压到 1 mΩ 级才能把损耗关进个位数瓦,极难在低成本封装里做到,而且热量集中在一个点、散不出去。第三,输出电容要扛的 RMS 纹波电流随负载涨,单相 100A、纹波率 r=0.4 时输出电容 RMS 电流 $\approx I o u t \cdot r / 12 \approx 12$ A,需要一堆低 ESR 电容并联才不发烫。

多相 Buck 不是靠更好的器件绕开这三条,而是把每条约束的"指数底数"从整机电流降到 Iout/N:每相只跑 Iout/N,导通损耗、峰值电流、电感匝数都按 N 分摊,热量散到 N 个物理区域。更关键的是纹波抵消——这是多相相对"简单并联 N 个 Buck"的本质增量,单纯并联不错开相位得不到。下面把这条主线从第一性原理推透。

2. 相位交错与纹波抵消 — 全推导

多相纹波抵消的核心断言有两句:输出纹波的基波频率是 N·fsw(频域),峰峰幅度按 frac(ND) 律衰减(时域)。两句都能从"N 个错相三角波求和"严格推出,下面分别给频域证明和时域幅度。

2.1 单相电感电流纹波(出发点)

先立单相的参照量。按 Buck 母页 §3 的伏秒平衡,单相电感电流在导通期以 $(V in - V o u t) / L$ 上升、关断期以 $- V o u t / L$ 下降,一周期峰峰摆幅:

Δ i L p h = \frac{( V in - V o u t ) D}{L \cdot f s w} = \frac{V in \cdot D ( 1 - D )}{L \cdot f s w}

后一形式代入 $V o u t = D \cdot V in$ 得到。这是单相的峰峰纹波,直接决定该相电感/电容应力;多相要问的是 N 相之和的纹波。

2.2 频域:为什么输出纹波频率是 N·fsw

N 相各相是相同的三角波电流 $i L k (t)$ ,相位偏移 $(k - 1) T s / N$ ( $k = 1 \dots N$ )。输出节点电流是 N 相之和 $\sum_{k} i L k (t)$ 。直流分量简单叠加( $I o u t = N \cdot I p ha se$ );AC 纹波才是关键。把单相纹波做傅里叶展开,基频 fsw、各次谐波 $n \cdot f s w$ ;相邻相在 $n$ 次谐波上的相位差是 $n \cdot 2 π / N$ 。N 个等相位差的相量求和是一个几何级数:

k = 1 \sum N e^{j 2 π (k - 1) n / N} = {N 0 若 N ∣ n 其他

也就是说,只有 N 的整数倍谐波( $N \cdot f s w, 2 N \cdot f s w, \dots$ )存活,其余全部精确抵消。输出纹波的基波频率因此是 N·fsw,不是 fsw。这是"纹波频率提升 N 倍"的严格证明——它让输出滤波器的有效开关频率变高,同等纹波下电容显著变小。

2.3 时域:峰峰纹波幅度

要幅度就回到时域。设 $m = ⌊ N D ⌋$ 、 $x = {N D} = N D - m$ (frac(ND),ND 的小数部分)。因为每相导通占比 D、且相位均匀错开,任意时刻恰好有 $m + 1$ 个相处于导通期(占一个子周期 $T s / N$ 的比例 $x$ )或 $m$ 个相处于导通期(占比 $1 - x$ )。当 $p$ 个相同时导通时,输出电流的合成斜率:

slope (p) = p \cdot \frac{V in - V o u t}{L} + (N - p) \cdot \frac{- V o u t}{L} = \frac{p \cdot V in - N \cdot V o u t}{L} = \frac{V in ( p - N D )}{L}

代入两种状态: $p = m + 1$ 时斜率 $= V in (1 - x) / L > 0$ (上升), $p = m$ 时斜率 $= - V in x / L < 0$ (下降)。上升段占一个子周期的比例 $x$ 、时长 $x \cdot T s / N$ ,故峰峰幅度 = 上升斜率 × 上升时长:

Δ i o u t = \frac{V in ( 1 - x )}{L} \cdot \frac{x T s}{N} = \frac{V in \cdot { N D } ( 1 - { N D })}{N \cdot L \cdot f s w}

（用下降段 $\frac{V in x}{L} \cdot \frac{( 1 - x ) T s}{N}$ 算得同一值,自洽。）验证两个特例:

$D = k / N$ (k 整数)→ ${N D} = 0$ → $Δ i o u t = 0$ :完全抵消。
${N D} = 0.5$ (最差点)→ $Δ i o u t = V in / (4 N L f s w)$ :此点纹波最大,但仍不超过单相的 $1/ (4 N \cdot D (1 - D))$ 倍。

与单相纹波比值(设各相同 L):

\frac{Δ i o u t}{Δ i L p h} = \frac{{ N D } ( 1 - { N D })}{N \cdot D ( 1 - D )}

2.4 输出电容缩减 — 高频陶瓷电容按 ~1/N² 走

输出纹波电压由电荷法(同 Buck 母页 §4 那个"8")给出,但有效频率换成 N·fsw: $Δ v = Δ i o u t / (8 N f s w C)$ 。同一纹波电压规格下所需高频电容:

C o u t = \frac{Δ i o u t}{8 \cdot N \cdot f s w \cdot Δ v}

对单相 $C 1 = Δ i L p h / (8 f s w Δ v)$ ,两者之比:

\frac{C o u t}{C 1} = \frac{Δ i o u t}{N \cdot Δ i L p h} = \frac{{ N D } ( 1 - { N D })}{N ^{2} D ( 1 - D )}

常被引用的"缩 1/N²"是 $D = 0.5$ 、 ${N D} = 0.5$ 的近似(此时 $D (1 - D) = 0.25$ 、 ${N D} (1 - {N D}) = 0.25$ ,比值恰为 $1/ N^{2}$ )。要点:这是乐观点;在实际 CPU VR 的低 D 工况(D 靠近某个 $k / N$ ),缩减因子比 $1/ N^{2}$ 还大,而在 ${N D} = 0.5$ 的坏点则不到 $1/ N^{2}$ ——所以选相数时要让 D 落在 $k / N$ 附近,而不是随便。

多相 Buck 纹波抵消:4 相相位错 90°,各相电感电流三角波叠加后输出纹波频率 = 4·fsw、幅度随 D 变化并在 D=k/4 处归零

2.5 输入侧也抵消 — 常被忽略的第二笔电容账

同一个 frac(ND) 律也作用在输入端。单相 Buck 的输入电流是脉动方波(导通抽 ≈Ipk、关断为零),输入电容要扛的 RMS 电流往往比输出电容还大。多相把 N 个错相脉冲叠加,输入电流的纹波同样按 ${N D} (1 - {N D})$ 抵消——4 相 D=0.15 时输入电容 RMS 电流比单相降到约 $1/3$ 。所以多相不止省输出电容,输入 bulk 电容与前级 EMI 滤波器也同步缩小,这在 12V 母线服务器板上是可观的面积节省。

3. 等效电感与瞬态响应

纹波抵消只是多相的第一驱动力;第二驱动力是瞬态,它来自等效电感。N 相各自 L、并联到同一输出节点,输出看到的等效电感:

L e q = \frac{L}{N}

负载阶跃时控制器把所有相占空比拉满,总输出电流以 $d i / d t = (V in - V o u t) / L e q = N (V in - V o u t) / L$ 爬升——4 相比单相(同每相 L)瞬态 di/dt 快 4 倍。这正是 CPU VR 必须多相的第二个物理原因:Intel VR 规范要求 Vcore 在亚微秒内跟住上百安培的核心电流阶跃,单相的大电感根本追不动。

瞬态电压偏移分两种,且两种的定容公式不同,新手常只算一种。负载突增(load-on)时控制器占空比饱和、电感电流以 $(V in - V o u t) / L e q$ 补上,欠压:

Δ V u n d er = \frac{Δ I s t e p ^{2} \cdot L e q}{2 ( V in - V o u t ) C o u t}

负载突减(load-off)时占空比归零、电感电流以 $V o u t / L e q$ 泄放,多出来的电荷灌进电容形成过冲:

Δ V o v er = \frac{Δ I s t e p ^{2} \cdot L e q}{2 V o u t C o u t}

因为 Buck 里通常 $V o u t ≪ V in - V o u t$ ,load-off 过冲的分母更小、过冲更大,是瞬态定容的控制项。两式都正比 $L e q = L / N$ ,所以瞬态 bulk 电容随相数按 $1/ N$ 缩(注意:与 §2.4 高频电容的 $1/ N^{2}$ 是两条不同的缩放律——一个由 Leq 定、一个由纹波抵消定)。

4. 端到端 Worked Design — 4 相 12V → 1.8V/80A 服务器 VDDR

用一路真设计把上面全部串起来:服务器 DDR/内存域电源轨(VDDR), $V in = 12$ V、 $V o u t = 1.8$ V、 $I o u t = 80$ A、 $N = 4$ 相、每相 $f s w = 600$ kHz,输出纹波目标 $Δ v \leq 20$ mV(1.1%)、瞬态 40A 阶跃 $Δ V \leq 50$ mV。占空比 $D = 1.8/12 = 0.15$ , $N D = 0.6$ 、 ${N D} = 0.6$ 、 $m = 0$ 。器件全部选真件、数值可复核。

4.1 每相电感选型

每相电流 $I p ha se = 80/4 = 20$ A,取电流纹波率 $r \approx 0.4$ (甜点,理由同 Buck 母页 §3):

L = \frac{V o u t ( 1 - D )}{r \cdot I p ha se \cdot f s w} = \frac{1.8 \times 0.85}{0.4 \times 20 \times 600 k} = \frac{1.53}{4.8 M} \approx 319 nH

选真件 Coilcraft XAL7030-301ME(300 nH,DCR 1.75 mΩ typ / 1.92 mΩ max,Isat 41 A@30% 跌落,Irms 21 A@20°C 升 / 27.6 A@40°C 升)。用 300 nH 反算每相峰峰纹波:

Δ i L p h = \frac{V o u t ( 1 - D )}{L \cdot f s w} = \frac{1.53}{300 n \times 600 k} = \frac{1.53}{0.18} = 8.5 A, r = \frac{8.5}{20} = 0.425

峰值电流 $I p k = I p ha se (1 + r /2) = 20 \times 1.21 = 24.3$ A,远低于 Isat 41 A(留 40% 裕度扛瞬态/故障电流);20A 每相也远低于 Irms 21A@20°C 升。300 nH 落在 XAL7030 的低 DCR 段,是效率与体积的好折中。

4.2 纹波与高频陶瓷电容

四相合并到输出的峰峰纹波(§2.3 公式):

Δ i o u t = \frac{V in { N D } ( 1 - { N D })}{N \cdot L \cdot f s w} = \frac{12 \times 0.6 \times 0.4}{4 \times 300 n \times 600 k} = \frac{2.88}{0.72} = 4.0 A

即单相同 L 时是 8.5 A,四相交错后降到 4.0 A(缩至 47%),纹波频率升为 $4 \times 600 kHz = 2.4$ MHz。定高频电容:

C o u t = \frac{Δ i o u t}{8 \cdot N \cdot f s w \cdot Δ v} = \frac{4.0}{8 \times 4 \times 600 k \times 0.020} = \frac{4.0}{384000} \approx 10.4 μ F

纹波本身仅需 $\approx 10 μ F$ ;实选 $6 \times 22 μ F$ MLCC X7R 1206(derate 后约 110 μF)是由瞬态/ESR 与各相就近分散布局定的,对纹波留大幅裕量。对照单相同规格需 $C o u t / C 1 = {N D} (1 - {N D}) / (N^{2} D (1 - D)) = 0.24/ (16 \times 0.1275) = 0.118$ ,即单相要 $\approx 10.4/0.118 \approx 88 μ F$ ——多相省约 8.5×。

4.3 瞬态与 bulk 电容(真正的定容项)

高频电容管纹波,但瞬态才定 bulk 电容,且往往是主导项。 $L e q = L / N = 300 n /4 = 75$ nH。40A load-off 过冲(§3,取控制项):

C o u t, b u l k \geq \frac{Δ I s t e p ^{2} \cdot L e q}{2 \cdot V o u t \cdot Δ V} = \frac{4 0 ^{2} \times 75 n}{2 \times 1.8 \times 0.05} = \frac{0.12 m}{0.18} \approx 667 μ F

选 $2 \times 330 μ F$ 聚合物电容(POSCAP,660 μF)放输出 bulk 区。这里就是多相的杀手锏:单相同设计 $L e q = 300$ nH,过冲 bulk 需 $4 \times = 2667 μ F$ ;四相把 Leq 降 4 倍、bulk 也降 4 倍。注意这是开环(控制器占空比饱和)最坏界;实际闭环在几个开关周期内介入,bulk 可比此界小,但设计先按最坏界打底。瞬态 di/dt $= N (V in - V o u t) / L = 4 \times 10.2/300 n \approx 136$ A/μs,足以在 40A 阶跃下快速收敛。

4.4 功率级、损耗与效率

每相选 TI CSD95490Q5MC(NexFET smart power stage:driver + HS/LS MOSFET 集成于 5×6 mm,75 A 连续、 $V in$ 4.5–16 V、 $f s w$ 至 1.25 MHz、内置温度补偿双向电流检测 + 模拟温度输出)× 4 片。datasheet 典型工况恰是 12V→1.8V、600 kHz,与本设计一致。导通损耗的机理式(SPS 内部两管,厂商直接给功耗曲线而非 Rdson):

P co n d / p ha se = I p ha s e^{2} [D \cdot R d sH S + (1 - D) \cdot R d s L S]

低 D=0.15 让低侧同步管导通占 85% 周期、成为导通损耗主项。按 datasheet 典型功耗曲线(12V→1.8V、600 kHz)在 20A/相约读得 ≈2 W/相(含导通 + 开关 + 栅驱,近似读值),四相合计 ≈8 W。电感 DCR 损耗: $I L r m s \approx I p ha se 1 + r^{2} /12 = 20 \times 1.008 = 20.15$ A,单相 $I L r m s^{2} \times D C R = 20.1 5^{2} \times 1.75 m = 0.71$ W,四相 ≈2.8 W。加控制器 ≈0.5 W,总损耗 ≈11 W。 $P o u t = 80 \times 1.8 = 144$ W,故:

η \approx \frac{P o u t}{P o u t + P l oss} = \frac{144}{144 + 11} \approx 93%

轻载时每相电流小、导通损耗按平方掉,效率峰值更高——但门控损耗此时反成主项,靠 phase shedding(§6)找回。

4.5 电流检测:DCR 检测 RC 网络与温漂

每相要单独测电流才能均流(§5)。经典法是 DCR 电流检测:在电感两端并联 $R s C s$ ,当 $R s \cdot C s = L / D C R$ 时, $C s$ 上的电压精确重建电感电流波形(一阶等效,原理见 Renesas ISL68137 datasheet 的 DCR-sense 应用段)。本设计 $L / D C R = 300 n /1.75 m = 171 μ$ s,取 $R s = 10 k Ω$ → $C s = 171 μ s /10 k = 17.1$ nF → 选 18 nF(时间常数 180 μs,偏差 <5%)。

隐性坑:DCR 是铜,温度系数 $α \approx + 0.393%$ /°C。25°C→100°C 时 $D C R (100) = D C R (25) \times [1 + 0.00393 \times 75] = 1.295 \times$ ,检测值漂高约 30%,均流误差随之恶化。两条修正路线:①在 $R s$ 网络里串负温度系数(NTC)热敏电阻,让 $R s$ 随温跟踪 $D C R (T)$ ;②——本设计所用——直接选内置温度补偿电流检测的 smart power stage(CSD95490 的 IOUT/TAO 引脚在硅片内做温补 + 报温),把这个问题从板级 NTC 匹配挪进芯片,这是现代 VR 的主流解。

4.6 均流精度粗核

设 MOSFET/DCR 各相离散,均流环把稳态偏差压到 ±5–10%(取决于均流带宽,见 §5)。本设计目标 ±10% 以内可接受,即每相 20 A ± 2 A。峰值相电流 $I p k = 24.3$ A + 均流误差 2 A ≈ 26 A,仍低于电感 Isat 41A 与 SPS 75A 额定,裕度充足——这正是要给单相留 40% 峰值裕度的原因:均流误差会叠加到最热那一相。

5. 相间均流 — 唯一不自然收敛的问题

多相 Buck 的所有其他量都自然平衡,唯独电流分配天生不均,必须闭环强制。四条根因:①MOSFET Rdson 正温度系数(+0.5%/°C 量级)+ 批次 ±10% 离散;②电感 DCR 正温度系数(铜 +0.393%/°C)+ ±5% 离散;③PCB 走线等效阻抗差(铺铜面积/过孔数不一致);④栅驱时序抖动造成占空比微差。任何一条都会让某相分到更多电流、结温超额定、寿命腰斩——而它看起来像"随机的单相失效",定位极难。

均流闭环的做法:控制器对每相分别采样电流(DCR 或 SPS 内部检测),与各相平均值比较,微调各相占空比消除偏差。均流带宽通常在 $f s w /100$ 量级(远低于电压外环),稳态不均流压到 ±5–10%。开环多相不可接受:±10% 的导通损耗离散会让最热那相比设计热约 20%。这也是 §4.6 给峰值电流留 40% 裕度的直接理由。

6. Phase Shedding — 轻载效率的钥匙

重载时 N 相全开、导通/开关损耗主导,多相优势最大;但轻载时每相电流很小,门控 N 个 SPS 的固定损耗(栅电荷 × fsw × 驱动电压,单相约 0.5 W)反而成了主项,拖垮轻载效率。解法是 phase shedding:总电流跌到阈值以下就关掉一相或多相,让剩余相承担全部电流,被关相的门控损耗归零。

判据必须带双向迟滞,否则临界电流附近会反复切换:shed 阈值 $I o u t < N a c t i v e \times I s h e d$ 、restore 阈值 $I o u t > N a c t i v e \times I r es t or e$ ,且 $I r es t or e > I s h e d$ 。两阈值之差形成迟滞带(经验: $\geq 5%$ 每相额定电流),再叠一个时间延迟防抖。切换瞬间输出会有小扰动,Intel VR 规范要求控制器在切相前预偏占空比、把切换过冲压在 $V d r oo p$ 允差内。

7. 耦合电感 — 有意引入磁耦合的"变体"

标准多相用各自独立的电感、无磁耦合。耦合电感(coupled inductors)故意把相邻两相绕在同一磁芯上、引入互感 $M$ ,用耦合系数 $k = ∣ M ∣/ L$ 描述。理解它要分两种电流模态:瞬态时两相电流同向变化(common-mode),稳态纹波时两相电流反相摆动(differential-mode)。用耦合电感矩阵 $v = L d i / d t + M d i^{'} / d t$ 取两个极限(采反向耦合,VR 里的有用极性):

L t r = L (1 - k) (瞬态, 两相同向 : 有效电感 L + M, M < 0)

L ss = L (1 + k) (稳态纹波, 两相反向 : 有效电感 L - M)

于是耦合电感同时给到两件好事:瞬态有效电感 $L t r < L$ → di/dt 更快;稳态有效电感 $L ss > L$ → 纹波更小。等价地,可以用更小的物理电感(本来会纹波很大),靠耦合把稳态纹波拉回来、同时瞬态还更快——这正是 CPU VR 采用耦合电感的动机(方向性结论据 Wong 2001 博士论文与 Li & Stratakos)。注意真实的 $L ss$ 是占空比相关的,上式是理想极限;强耦合还有代价:耦合电感是不可分割的多相模块,phase shedding 时必须成对操作、灵活性低,且 $L ss$ 很大时对 DCR 检测带宽提出更高要求。

8. 设计陷阱(实战 checklist)

前面的公式都成立,真实设计翻车往往在这几处"看着对、实则咬人"的地方。逐条对照:

陷阱	机理	预防
不均流致单相过载	某相 Rds/DCR 偏高 → 分流失衡;均流带宽不足则该相长期偏热、结温超额、寿命腰斩,现象像"随机单相失效"	每相独立检测 + 均流环带宽足够;峰值电流留 ≥40% 裕度吸收均流误差
启动浪涌	N 相同时上电 → N 倍 inrush 冲击输入电容	各相软启动相位交错、分时爬占空比,不让某相先到全速
DCR 温漂	铜 +0.393%/°C,100°C 时检测值漂高 ~30%、均流恶化	NTC 匹配 $R s$ 网络,或选内置温补电流检测的 SPS
相邻电感串扰	无意磁耦合(k≈0.02),phase shedding 后剩余相工况变,耦合路径引 10–20 mV 瞬态串扰	电感垂直放置(磁场出口互成 90°)或间距 ≥ 电感高度 ×3
PCB 走线不对称	各相到输出电容走线长短不一 → 等效 DCR 差 → "自然"不均流,均流环被迫大幅补偿	N 相在板上辐射对称、等长等宽;走线 DCR 相对 Rds 影响 <10%
phase shedding 迟滞不足	迟滞太小(<5% 每相额定)在临界电流反复 shed/restore,产生低频纹波直接叠在 Vout	迟滞带 ≥5% 每相额定 + 时间延迟防抖
关相残余电流冲击	phase shedding 关相瞬间,被关相电感若仍有正向电流,低侧 MOSFET 门控切断后电流经体二极管续流灌入输出节点 → 正向电压过冲;负载突减与关相叠发时可超 50 mV 的 VR ΔV 预算	控制器在关相前执行"软关断序列"(若干周期强制 D=0 排空电感储能)后再禁用门控;或选内置 phase shedding 管理的 PMBus VR 控制器(ISL68137 / TPS56C230A)

9. Corner — 关键工况与设计裕量

多相 Buck 在三个边界工况下暴露出与标称点不同的设计约束,逐一量化。

C1:高输入电压角(Vin=13.2 V, +10%, Iout=80 A)

占空比 D=1.8/13.2=0.1364,ND=4×0.1364=0.545,{ND}=0.545——比标称 0.600 更靠近最坏点 0.5,输出纹波放大:

Δ i o u t = \frac{13.2 \times 0.545 \times 0.455}{4 \times 300 n \times 600 k} = \frac{3.274}{0.72} = 4.54 A (+ 14% vs 标称 4.0 A)

同时开关损耗 $\propto V i n^{2}$ : $(13.2/12)^{2} = 1.21 \times$ ,每相额外约 0.42 W,四相增加 1.7 W;总损耗 12.7 W → η ≈ 144/(144+12.7) ≈ 91.9 %(标称 93%,降 1.1 pp)。峰值相电流 $I p k = 20 + 8.64/2 = 24.3$ A,Isat 裕量 41/24.3 = 1.69× 不变,非控制项。结论:高 Vin 使 {ND} 漂向最坏点 0.5、纹波恶化 +14%,开关损耗涨 21%,是设计效率下限的控制角;选相数时须令标称 {ND} 尽量远离 0.5。

C2:高温铜损与 DCR 漂移角(Ta=85°C, Iout=80 A)

稳态各相电感绕组温约 Ta+20°C ≈ 90°C:

D C R (90^{\circ} C) = 1.75 \times [1 + 0.00393 \times 65] = 2.20 m Ω (+ 26% vs 标称)

每相铜损 $2 0^{2} \times 2.20 m = 0.88$ W,四相 3.52 W(标称 2.84 W,+24%)。CSD95490 Rdson 随结温升约 ×1.3 → 每相导通损耗上涨 30%、约 2.6 W,四相 10.4 W;总损耗 ≈ 13.8 W → η ≈ 144/(144+13.8) = 91.3 %(降 1.7 pp)。

更隐蔽的约束是 DCR 感测漂移:Rs×Cs=L/DCR(25°C)=171 μs 固定不变,而实际电感时常数 L/DCR(90°C) = 300n/2.20m = 136 μs——失配 +26%,均流感测幅差随之放大到 ±30–35%(标称 ±10–15%)。无 NTC 补偿时高温均流控制精度严重退化,是本设计高温角最脆弱的环节。

C3:Phase shedding 单相 DCM 边界角(Iout ≤ 5 A, 1 active phase)

Shedding 至 1 相后 Leq=L=300 nH,纹波不再抵消。CCM→DCM 边界:

I p ha s e_{cr i t} = \frac{Δ i L}{2} = \frac{8.5}{2} = 4.25 A

即 Iout<4.25 A 时进入 DCM。在 Iout=5 A(单相 CCM 边缘):输出纹波电流=8.5 A(无抵消,频率降回 fsw=600 kHz)。输出纹波电压:

Δ v = \frac{8.5}{8 \times 1 \times 600 k \times 132 μ} = 13.4 mV < 20 mV 规格 ✓

纹波仍合规,但控制传递函数在 CCM/DCM 边界发生突变——单相 DCM 的右半平面零点与 CCM 多相完全不同,环路需在两种模式下均能保持稳定;推荐选内置模式切换的 PMBus VR 控制器(ISL68137 / TPS56C230A)以自动适应。

10. 主流应用场景

多相 Buck 的应用集中在"大电流 + 低压 + 要瞬态"的负载,相数选择直接由 D 与 frac(ND) 的物理关系决定,不是随意。

CPU/GPU VR(Vcore 供电) — 最大量产场景。Intel/AMD/NVIDIA 头部核心电源用 6–32 相,输出 0.6–1.5 V、200–1000 A,每相 25–70 A 的 SPS。12V→1.0V 时 $D \approx 1/12$ ,选 12 相让 ${N D} \approx 0$ 、纹波近乎全抵消——这就是相数选择的物理依据。
服务器 POL — 主板上 20–50 个 point-of-load,每个供一路 SoC/ASIC/DRAM 轨,单路 4–8 相,PMBus 统一配置监测。12V→1.2V 场景输出高频电容可做到 <200 μF,省 5× 以上。
EV HV-LV 辅助 DCDC — HV 母线(350–800 V)经隔离级(PSFB/LLC)降到 12V/48V 后,输出侧常接多相同步整流 Buck 后级,4–6 相降额分摊散热;单点故障时剩余相提供降额功率(ISO 26262 冗余路径的一种实现)。
基站/Telecom 48V→12V — 5G AAU 与 backplane 的 48V 中间母线转 12V/24V,功率密度与散热是核心驱动。

核心要点

多相 = N 相 Buck 并联 + 相位错开 360°/N;本质是频率倍升 + 矢量抵消:非 N 整数倍谐波精确归零,输出纹波频率变 N·fsw。
输出峰峰纹波 $Δ i o u t = V in {N D} (1 - {N D}) / (N L f s w)$ ,与单相比按 ${N D} (1 - {N D}) / (N D (1 - D))$ 衰减,在 D=k/N 处完全抵消——CPU VR 选相数的物理依据。
高频陶瓷电容按 ~1/N² 缩(纹波抵消),瞬态 bulk 电容按 ~1/N 缩( $L e q = L / N$ )——两条不同缩放律,别混。
等效电感 $L e q = L / N$ 让瞬态 di/dt 快 N 倍;瞬态定容用 load-off 过冲 $Δ V o v er = Δ I s t e p^{2} L e q / (2 V o u t C o u t)$ (分母小、是控制项)。
worked design(4 相 12V→1.8V/80A,600 kHz):300 nH Coilcraft XAL7030-301 → r=0.425 → 高频 6×22 μF、瞬态 bulk ~667 μF(单相要 4×)→ CSD95490 SPS ≈2W/相 → η≈93% → DCR 检测 $R s C s = L / D C R = 171$ μs。
相间均流是唯一不自然收敛的问题:Rds/DCR/走线/时序四根因,靠 $f s w /100$ 均流环压到 ±5–10%;开环不可接受。
DCR 温漂 +0.393%/°C、100°C 漂 ~30%:NTC 匹配或内置温补 SPS。
phase shedding 找回轻载效率,判据必须带双向迟滞防抖。
耦合电感(反向耦合) $L t r = L (1 - k)$ 、 $L ss = L (1 + k)$ :瞬态更快 + 纹波更小,代价是模块化、灵活性低。

缩写表

缩写	全称
VR / VRM	Voltage Regulator (Module),CPU/GPU 核心电源
N / D	相数 / 占空比 Vout/Vin
frac(ND) / {ND}	ND 的小数部分(纹波抵消因子的核心变量)
fsw	每相开关频率;输出纹波频率 = N·fsw
Iphase / Iout	每相电流 / 总输出电流(Iout=N·Iphase)
ΔiLph / Δiout	单相 / 合并输出的峰峰纹波电流
Leq	等效电感 = L/N
DCR	电感直流铜阻(兼作电流检测元件)
SPS / DrMOS	Smart Power Stage / Driver+MOSFET 集成模块
Isat / Irms	电感饱和电流 / RMS 电流额定
Ished / Irestore	phase shedding 关相 / 恢复相电流阈值
Ltr / Lss	耦合电感的瞬态 / 稳态有效电感
PMBus / SVID	电源管理数字总线 / Serial VID(CPU 告诉 VR 目标电压)

Engineering Objects

引用此页的结构化 Engineeri…

引用此页的结构化 Engineering Object(v2.0 Copilot 自动生成,不要手动编辑此段)。

case · case_48v_mild_hybrid — 48V Mild Hybrid System
case · case_cpu_vrm_48v_fcml — CPU VRM 48V→1V FCML (Intel VR14 / NVIDIA H100)
case · case_dc_dc_400v_to_12v — EV 400V→12V DC-DC Converter (2-3kW)
mechanism · mechanism_phase_interleaving — Phase Interleaving (Multi-Phase Buck)

Cross-references

← 索引
开关电源全景主线 — 站③ 大电流分布域,本页上位主线
Buck Converter 降压变换器 — 母体推导(伏秒平衡/纹波率 r/两极点纹波/环路),本页反复引用
电力电子 — 伏秒/安秒平衡第一性原理
DC-DC 拓扑对比 — 多相 vs 单相选择
PCMC Buck 控制环路 — 峰值电流模式 + 均流实现
补偿器设计 — 多相 VR 的 Type-III 补偿
同步整流 — 每相低侧同步管
栅极驱动 IC — SPS 内置 driver
输出纹波与输出电容选型 — 纹波定容的通用法
4-Switch Buck-Boost — 升降压变体
OBC + DCDC — EV 12V 辅助电源应用
SiC 器件 — EV HV-LV 多相后级