IGBT 模块 datasheet — 应用层(短路 / 热 / FWD / NTC / 选型)

测试:一颗 IGBT 短路(漏 → 集电极接 $VCC$ 直接通 GND),另一颗用单脉冲驱动。短路时 IGBT 进入 desaturation,$VCE$ 拉高到 supply 水平,$IC$ 限制在约 5 × $IC,nom$(IGBT3)。

例:FS200R07N3E4_B11,$VGE\le 15\mathrm{V}$,$VCC=360\mathrm{V}$:

• $ISC=960\mathrm{A}$ @ $Tvj=25{}^{\circ }\mathrm{C}$
• $ISC=760\mathrm{A}$ @ $Tvj=150{}^{\circ }\mathrm{C}$

短路电流随结温升高反而减小(电阻系数变化),但仍远超 nominal 200A。短路功率 ≈ $VCC\cdot ISC=360\times 960=345\mathrm{kW}$,几 μs 内能把硅片烧穿。

Infineon 全系列 IGBT 模块都设计成 $tsc\ge 10\mu \mathrm{s}$,唯一例外:IGBT3 600V 系列 $tsc=6\mu \mathrm{s}$(更高的电流密度换来更窄的安全窗口)。

工程上,所有短路保护链路的总延迟(检测 + 信号传输 + driver soft-off)必须 $<tsc$。典型预算:

• DESAT 检测:1-2 μs
• 信号过 isolator + driver:1-2 μs
• soft-off 关断:3-5 μs
• 总计:~6-9 μs,刚刚卡进 10 μs 限制

这就是为什么 SiC MOSFET ($tsc\approx 1-2\mu \mathrm{s}$)对驱动 IC 提出全新要求 — Si IGBT 的"DESAT + soft-off"链路在 SiC 上太慢。

$VGE=0$ 时,$VCE$ 加到额定的漏电流:

• 例:$ICES=1.0\mathrm{mA}$ @ $VCE=650\mathrm{V}$,$VGE=0$,$Tvj=25{}^{\circ }\mathrm{C}$
• $ICES$ 随温度按 $\exp (Ea/kT)$ 涨,$Tvj=150{}^{\circ }\mathrm{C}$ 时可能涨到 10 mA

如果 burn-in 后 $ICES$ 显著增大,说明 chip 有缺陷,需筛掉。

栅极阻态时栅源漏电,典型 nA 级:

• 例:$IGES=400\mathrm{nA}$ @ $VGE=20\mathrm{V}$,$VCE=0$,$Tvj=25{}^{\circ }\mathrm{C}$

$IGES$ 异常增大几个量级(到 μA 或更高)= 栅极氧化退化的早期信号。FMEDA 里用 $IGES$ 监测作为某些 latent fault 的 diagnostic claim。

热阻分稳态(R)和瞬态(Z)两类。稳态 $RthJC$ + $RthCH$ 是 die 到散热器的关键链路:

base plate 类模块的 $RthJC$ 是 datasheet 数字;PressFIT 模块的等效路径要看具体型号。

datasheet 用 4-element Foster RC 网络拟合瞬态热阻抗曲线,典型参数表:

瞬态阶段的热阻抗用 4-element Foster RC 模型:

注意:Foster 网络的 $ri$ 和 ${\tau }_i$ 是数学拟合参数,没有物理意义(不对应 die / die-attach / base plate 各层)。如果要做"junction 到 ambient"的物理多层热阻分析,要把 Foster 转 Cauer 网络。

应用上 $ZthJC(t)=\sum ri(1-e^{-t/{\tau }_i})$,t→∞ 时收敛到 $RthJC=\sum ri=0.25K/W$。

详见 Infineon AN2008-03(Thermal equivalent circuit models)。

FWD 的正向电流上限同 IGBT 思路,温度 + 热阻 + 压降迭代:

注意 IGBT 的 $VCEsat$ 是 IGBT 的方程,二极管用 $VF$。两者都有负温度系数(少子器件),即随温度升高 $VF$ 减小,这是 IGBT 模块不能直接并联多模块的物理原因之一(温度高的模块电流增大,温度更高,正反馈烧毁)。

二极管关断时存储电荷需要时间释放,产生反向恢复电流 $IRM$。datasheet 给的典型条件:$IF=200\mathrm{A}$,$d{i}_F/dt=-5700A/\mu \mathrm{s}$,$VR=300\mathrm{V}$,$VGE=-15\mathrm{V}$:

温度升高 → 少子寿命增加 → $Qr$ 和 $IRM$ 显著增加。$Erec$ 是对管 turn-on 损耗的一部分,被 IGBT 承担(电流通过 IGBT 通道 + 二极管反向恢复电流的叠加)。

10 ms 工频半波浪涌承载:

工程用途:选保险丝。fuse 的 $I^{2}t$ rating 必须 $<$ diode $I^{2}t$,fuse 才能先烧。

NTC 用 Steinhart-Hart 简化的 B 参数模型,工程上够用:

反解温度:

其中 $T1=298.15\mathrm{K}$(25°C),B-value 视温度范围:

工业 IGBT 模块的 $R25=5.00\mathrm{k\Omega }$,$\Delta R/R$ = ±5% @ $TC=100{}^{\circ }\mathrm{C}$。

NTC 自身耗散 $PNTC$ 会引起温升,设计上要限制 $PNTC\le P25$(典型 20 mW)。最大测试电流:

详见 AN2009-10(Using the NTC inside a power electronic module)。

NTC 是 PCB 上焊点级的温度,热惯性大(τ ~ 秒级),反应不了 chip 级 μs 级的短路 / di/dt 引起的温升。所以:

• ✅ 长期过载保护(数百毫秒以上响应)
• ✅ 散热风扇 / 液冷 PWM 控制
• ❌ 短路保护
• ❌ 单次脉冲过流保护
• ❌ FMEDA 里"NTC 检 over-temperature"的 DC claim 只限于 latent 长期 fault

测试方法:所有端子短接到 HV 高侧,base plate 接 LV 侧,缓慢加压到测试电压,持续 $t=1\min$。要求:

(IEC 61140 基本绝缘 class 1)

工业驱动:典型 $VISOL=2.5\mathrm{kV}$ RMS 50Hz 对应 1700V 阻塞模块。 轨道交通:同样 1700V 阻塞模块要求 $VISOL=4\mathrm{kV}$。

NTC 端子只满足功能绝缘,不能 claim 加强绝缘 — 故障时 NTC 端 bond wire 可能熔化形成短路桥,真要加强绝缘必须外加 isolation。

模块内部 bus-bar 和 bond wire 的等效电感引起开关瞬态过压:

datasheet 标的 $L_{\sigma }$ 取决于 module topology + 测量回路:

例:FS200R07N3E4_B11 $L\sigma CE=21\mathrm{nH}$。配合 $di/dt=5700A/\mu \mathrm{s}$,$\Delta V=21\text{nH}\times 5700A/\mu \mathrm{s}=120\mathrm{V}$ — 这就是 RBSOA 里"模块级比 chip 级窄"的源。

bond wire + lead frame 引起的额外阻抗:

例:1.80 mΩ @ $TC=25{}^{\circ }\mathrm{C}$ per switch。对 200A 模块,导通时多耗 $200^2\times 1.8\text{m}\Omega =72\mathrm{W}$ — 不算小。如果有集成 shunt $R20$ 在 EE' 路径,shunt 电阻不计入 $RC{C}^{\prime }+E{E}^{\prime }$。

$M=3.0\sim 6.0\mathrm{N}\cdot \mathrm{m}$(M5 螺钉,base plate 紧固到散热器)。

太小:接触面不平,$RthCH$ 增大,运行温度高; 太大:base plate 翘曲,导热路径反而变差,或 PCB 焊点应力增加裂纹。

正确的 mounting 需要"对角线分次紧固 + 力矩扳手"工艺,这是量产关键工序。

tsc ≥ 10 μs（IGBT4，§1.2）是保护链路总延迟上限。取典型 DESAT 电路参数：Cblank=220 pF，DESAT 阈值 Vth=9 V，充电电流 IDS=500 μA：

保护链路时序分解：

余量仅 10%，需计入实际 PCB 走线延迟（50 ps/cm × 30 cm ≈ 1.5 ns，可忽略）和驱动 IC 比较器建立时间（约 100-300 ns）。Vbus 升至 540 V（高母线场景）时，DESAT 充电电流随 VCE 上升加速；但 tsc 仍为 10 μs，余量因 tblank 缩短反而略大——真正收紧余量的是散热工况（见 C1）。

关断时，模块内 Lσ=21 nH（§6.2）与外部母排 Lext（设计目标 ≤ 30 nH）共同产生电压尖峰。取 di/dt=1000 A/μs（RGoff=10 Ω 驱动条件下 IGBT4 典型关断斜率）：

模块内 21 nH 是固定值，系统设计唯一可控量是外部母排 Lext：叠层母排 Lext 控制到 15-30 nH 是工程可达目标（与 SiC 逆变器同一数量级，但 IGBT 的 di/dt 更低，约 1000 vs 5000 A/μs，IGBT 对母排杂散更宽松）。

在 TC=100°C 运行工况下，NTC 阻值（§5.1 参数：R25=5 kΩ，B25/100=3433 K，T1=298.15 K）：

温度不确定度（ΔR/R=±5%，§5.1）——利用 B 参数模型对 ΔR 的反解：

NTC 自加热核查（测试电流 Itest=1 mA，限制 P25=20 mW，§5.2）：

分压电路（上拉 Rpull=10 kΩ，Vcc=3.3 V）灵敏度（dR/dT|100°C = −B×R2/T2² = −3433×494/373.15² = −12.2 Ω/°C）：

12bit ADC（3.3 V 参考）温度分辨率 = (3.3V/4096) / 3.66 mV/°C = 0.22°C/LSB；主要误差来源是 ΔR/R=±5%（±2.0°C），ADC 分辨率够用。

§1.2 的 tsc≥10 μs 是 VDC≈额定×0.55、VGE=15 V、Tvj=25°C 联合条件的测试结果。高温（Tvj=150°C）时 ISC 降低（960→760 A），瞬时功率 P=VDC×ISC 实际更低，tsc 裕量稍宽。真正危险方向是 VDC 升高：系统 DC 母线在充电或回馈制动时可达 540 V，同样温度下 P=540×760=410 kW，比标称 400 V 工况高 35%，热积累速率同比加快，实际可用保护时间可缩至 7-8 μs。DESAT 设计必须按最高 VDC 场景做时序预算。

§3.1 的 RthJC=0.25 K/W 是 t→∞ 时的稳态值。§3.2 Foster 网络显示，tau1=0.01 s 到 tau4=0.1 s 区间（大多数开关电源 / 电机驱动的峰值热场景）ZthJC 约为 0.05-0.15 K/W，用稳态 RthJC 会高估 ΔTjc 2-5×，导致散热器过设计。反之，极短脉冲（<1 ms，如单次过载测试）ZthJC 仅约 0.015-0.030 K/W，若以稳态 RthJC 计则 低估峰值 Tj，存在潜在安全风险。

§4.2 的 Erec=5.80 mJ 和主页 Eon=2.00 mJ（均 @ 150°C/200 A/300 V）分别是 FWD 内 和 IGBT 内 的耗散；单次换相总能量 = Eon+Erec = 7.80 mJ，两者须分别进各自器件的热网络。若将标配集成 Si FWD 换成 SiC 肖特基二极管（Qrr≈0），IGBT 的 Eon 下降至 "纯 IGBT 固有开关" 部分（无 Qrr 贡献），Erec 归零；整体换相能量可降至 ≈2 mJ，沿用 Si 组合数字会高估 4-5×，Eoff 因 tail current 不受影响。

§2.1 的 ICES=1 mA @ 25°C 在 150°C 时会涨至约 10 mA（exp 因子 ×10）。若监测 VCE 的 PCB 分压器含 MΩ 量级电阻，ICES 引起的电压偏差在 150°C 时可能超出 ADC 量程；FMEDA 里以 ICES 超阈值作为 latent fault 指示的 DC claim 必须在 Tvj=150°C 下单独核算。

§6.2 的 Lσ=21 nH 是单模块 C-E 回路测量值。两块模块并联时，等效 Lσ ≠ 21/2 nH：还叠加了外部母排差模杂散（两路电流环路不重叠部分），以及因并联不均流引起的差模电流环路感抗。物理上每块模块的实际 di/dt 略有差异（不同的栅极延迟）→ 差模电流在共用电感上产生附加电压 → 进一步加剧不均流。并联模块的总有效 Lσ 必须用寄生参数仿真（如 ANSYS Q3D 或 FastHenry）提取，不可手算。

§4.1 指出 FWD 具有负温度系数（VF 随温度降低），IGBT VCEsat 在 Tvj<130°C 区间亦如此。负温系数意味着热的模块导通压降低 → 吸引更多电流 → 温度更高，形成正反馈。Trench-FieldStop IGBT（IGBT4）的转折点约 130-150°C：高于此温度 VCEsat 回到正温系数，自然均流。因此并联模块须确保工作点高于转折点，或通过对称水冷板强制均温（同一水冷板温差 <5°C 是经验上限）。

§6.4 的 M=3-6 N·m 是模块固定力矩范围。量产中两类失效：① 手工力矩不均（相差 30%）→ 模块 base plate 与散热器接触不均 → RthCH 局部增大 → 热点 Tj 比均匀紧固时高 10-15°C，直接侵蚀 §3.1 热裕量；② PCB 辅助固定引脚（用 PCB 通孔螺钉固定模块引脚）在 VW80000 振动工况下把 PCB 翘曲应力传至引脚根部 → 键合线断裂。规范解法：弹簧压脚或专用 stress-relief 卡扣，引脚与 PCB 孔留 0.5-1 mm 机械余隙。

充电回馈或弱网浪涌时 Vbus 可达 540 V。关断时 di/dt 随 VCE 升高略增（高 VCE overdrive 加速米勒平台），取 di/dt=1500 A/μs：

余量仅 5.2%，须做 RBSOA+SPICE 仿真验证（RBSOA 在 550 V 以上显著收窄）；母排设计目标须从 ≤30 nH 进一步收紧至 ≤15 nH，否则与模块内 21 nH 叠加后 Vspike 超限。

导通损耗趋近零，Eoff 中 tail current 固定成分仍在；FWD 的 Qrr 随电流下降是亚线性（§4.2 中 200 A 时 Qrr=20 μC，10 mA 时 Qrr 仍约 0.5-1 μC，下降不到 30×），意味着轻载时 Erec/Eon 比在伴侣 IGBT 上的占比更高。结果：散热热点从大电流的导通损耗集中侧转移至驱动侧 IGBT（承担高 Qrr 比例的那颗），必须用轻载工况重做热仿真，不能只跑额定点。此外轻载高频 EMI 差模噪声增大（Lσ×di/dt 不变但可辨频谱分量不同），须在 CISPR 25 / UNECE R10 测试矩阵中单独核。

NTC 在 −40°C 时阻值极高（§5.1 B 参数模型），直接导致分压电路量程压缩失效：

上拉 Rpull=10 kΩ 分压输出：Vout = 3.3 × 124/(124+10) = 3.055 V（接近 ADC 满量程 3.3 V），分压灵敏度压缩至接近零——NTC 在 −40°C 几乎失去温度分辨率；冷启动程序须增加量程切换（换 1 MΩ 上拉）或在 −40°C 时固定 Tj_assumed=−40°C 代入热保护阈值。同条件下 ICES 极低（<0.1 μA），不影响截止特性；但 VCEsat 在低温下最低（负温系数最大，约 25°C 基准的 −10-15%），导通损耗最小，热验证反而是最宽松的一个角。