ESD/EMC PCB 设计指南 — 从波形频谱到 layout 落地

两种 ESD 模型来自完全不同的工程语境,把它们当作"同一个 ESD"是 PCB 设计常见的低级错误。

总能量两者接近($\approx 3$-$5\mathrm{mJ}$),但 IEC 的 $di/dt$ 比 HBM 大 50× —— $di/dt$ 才是 PCB 设计驱动量,决定寄生电感上的电压($V=Ldi/dt$)和走线辐射效率。

差别看似不大,但 IEC 的 $I_{\text{peak}}$ 是 HBM 的 5.6 倍,而上升时间快 10 倍 —— 意味着 $di/dt$ 是 HBM 的 50 倍。$di/dt$ 才是 PCB 设计的核心驱动量,因为它决定了寄生电感上的电压($V=Ldi/dt$),也决定了走线作为天线的辐射效率。

300 MHz 对应的自由空间波长 $\lambda =c/f=1\mathrm{m}$,对 ESD 而言,$\lambda /20\approx 5\mathrm{cm}$ 的走线就是高效辐射天线。一条 50 mm 的连接器走线、一条没有 GND via 的 10:1 长地线 —— 在 ESD 事件中都会变成辐射体或吸收体。AN10897 给出的工程规则是 "任何超过 $\lambda /20$ 的走线必须配 ground return"。

ESD 事件触发的失效分为三类,layout 决定三者各自的概率:

• 可自动恢复的瞬时错误 — 信号被瞬时拉到错误电平,但软件下一周期纠正(看门狗 / refresh)
• 需操作员介入的暂时错误 — 系统挂起,需手动 reset(锁存 / latch-up)
• 永久损坏 — IC 内部 ESD 二极管失效,需更换器件

PCB 设计的目标是把"永久损坏"全部消除,把"需介入"压到极少,把"瞬时错误"接受为正常工程余量。具体路径见后续章节。

电阻在 DC-100 MHz 都是好朋友,但贴片电阻在 ESD 高压下会出现 arc-over(电弧跳过封装),实际阻值急剧下降。AN10897 给出的规则:对 ESD 路径上的串联电阻,优选 carbon 或 thick-film 大封装(0805 以上,且非 thin-film MCR)。同时,$1\mathrm{M}\Omega$ 电阻在 100 MHz 时由于端到端寄生电容已经不再是 $1\mathrm{M}\Omega$ —— 高阻分压器在 ESD 频段失效。

绕线电感作为 EMI 滤波器,好用范围只到 50 MHz。超过 50 MHz 后,绕线间的分布电容主导阻抗,电感变成电容 —— 不仅没有抑制 HF 噪声,反而让 HF 通过。对 ESD 300 MHz 场景,wire-wound 电感不是选项。

SMD ferrite bead 是 ESD 设计师的核心工具。关键 insight:选型不看 |Z| 峰值,而看 R(实部)在目标频率的值 —— 因为 R 把噪声能量转为热,X(虚部)只是把能量储起来,会通过谐振反弹。

例如要抑制 100 MHz EMI,选 BLM21 系列中 $R=630\Omega @100\mathrm{MHz}$ 的型号。低频时 $R\approx 0$,不影响 DC / 信号;高频时 $R$ 达峰值,把噪声转为热 —— 这就是"频率选择性开关"的物理本质。

电容的自谐振频率(SRF)以下表现为 C(阻抗下降),以上变 L(阻抗上升)。常见介质的 $f_{\text{max}}$:

实际设计中,0.1 µF + 0.01 µF + 0.001 µF 三个 X7R 并联覆盖不同 SRF,确保 1 kHz-约 200 MHz 宽频段低阻(最小容值 0.001 µF 的 SRF 约 160–225 MHz) —— 这就是经典三层 decoupling 的根本理由。

ESD 防护二极管(如 PRTR5V0U2AX)的核心指标是 clamping voltage @ IEC 8 kV 接触放电,而非 reverse leakage。AN10897 推荐的器件:

• 超低电容 rail-to-rail ESD 二极管 — 高速接口(USB / HDMI / DDR)
• BAV99 类高速 switching — 信号线钳位
• Zener — 电源 rail 钳位(慢响应,仅做后备)

详细器件选型见 topic-protection-devices。

4 层板的标准 stack-up 如下表，信号层各自紧贴一个完整平面以获得最短 return path：

关键约束:

• L1↔L2 距离 ≤ 5 mil — 紧邻平面提供最低阻抗 return path
• L2-L3 中间用 thick core — power 平面与 GND 平面间距大,L1/L4 信号紧贴各自平面
• L1 横走线 / L4 竖走线 — 相邻层正交布线,减少 cross-talk

避坑:不要用 Signal/Power/GND/Signal 这种"power 在上"的 stack-up,会让信号 return current 经过 power 平面,引入电源噪声耦合。

6 层板的常见错误是把 L1/L6 留给信号但不紧邻平面，下表标出每层的问题：

实测 EMI 比正确 stack-up 高 15-20 dB —— 直接导致 CE 认证 fail。

推荐 stack-up A(易 rework)如下表，HF 信号紧贴 GND、power 居中：

推荐 stack-up B(屏蔽更强但难 rework):内部 signal 层全部夹在 GND/Power 之间,signal/power 交替使用 prepreg —— L1/L6 也是信号但紧邻平面。具体看项目对 rework 的需求。

这是 AN10897 给出的最常被忽视的硬规则:GND 平面边界必须比 power / signal 边界外伸 20 × 层间距。典型 4 层板层间距 5 mil,GND 必须比 power/signal 多伸 100 mil ≈ 2.5 mm —— 阻止 fringing field 从 power 平面边缘逃逸辐射,实测减少 20 dB 边缘辐射。

单点接地是"模拟电路时代"的产物,每个功能块通过单独的地线汇到一个共同点。在 < 1 MHz 模拟系统里它工作良好(避免地环路),但在 ESD 场景:

• 单根地线长 → 高 $L$ → 高 $Z=j\omega L@300\mathrm{MHz}$
• ESD 电流被迫流过长 trace → 高压降 → 灌入其他电路

ESD 设计中禁用单点接地。

每个 IC 通过 ≥ 2 个 via 直接连到下层 solid GND plane,提供最短 return path。这是 ≥ 4 层板的标准做法,也是 AN10897 全文反复强调的核心。

实施细节:

• IC 下方铺 GND island,然后通过密集 via 与全局 GND 平面焊死
• 每个 GND pin 配 1 个 via(电源 pin 同理)
• 高速 IC 至少 2 个 via 防 via inductance

如果项目预算只允许 2 层板,ground grid spacing ≤ 13 mm 是关键。下图给出实验数据:

13 mm 是 $L$-spacing 曲线的膝点,继续加密 grid 改善有限。13 mm 以上 $L$ 急速恶化(指数曲线),无法接受。

实现:顶层走横向 ground trace,底层走纵向 ground trace,所有交叉点打 via,每个交叉点放一个 decoupling 电容。

机壳地(chassis ground)和 PCB ground 的连接必须用 star 配置,在 PCB 上找一个"星点",所有从机壳引入的接地线汇于此点。这避免了机壳 ESD 电流流经 PCB ground plane 造成共模噪声。

配套技巧:spark gap — 在连接器入口处留 8/1000" (0.2 mm) 的 PCB 间隙作为火花放电间隙,击穿电压 $V_{\text{bd}}\approx 3000pd+1350\mathrm{V}$,约 2000-2500 V。比 TVS 响应快(< 1 ns),且零成本。

数据连接器(板对板 / 板对线缆)的 ground pin 必须穿插分布而非集中一端,比例:

• 数据总线:每 8 根信号配 1 根 GND(地址 / 数据线)
• 关键信号(时钟 / MSB / reset):每 5 根信号配 1 根 GND
• MSB / clock 旁必须紧邻 GND — 因为这是最活跃的信号

电源调节器与 power entry 必须靠近 PCB 板边,后端通过 star topology 或 power plane 分发。star 的"中心"是 bulk cap 的正端 —— 它储最多能量。

bulk cap 容量 ≥ 10 × 所有 decoupling cap 之和,典型 $10$-$100\mu \mathrm{F}$ 电解 + $0.1\mu \mathrm{F}$ 陶瓷并联(覆盖低高频)。

每个 IC 至少配 1 个 decoupling cap,典型 $0.1\mu \mathrm{F}$。如果 IC 在高速场景(> 100 MHz),再加 $0.01\mu \mathrm{F}$ 形成双层 decoupling。两个 cap 都必须紧贴 IC 电源引脚 —— 距离每多 1 mm,寄生 $L$ 增加 ≈ 1 nH,SRF 下降 30%。

更深内容见 topic-decoupling-capacitor-design。

power trace 和它的 GND return trace 必须并行(side-by-side)或上下层叠,而不能像"叉"那样分别走两条平行路径 —— 这会形成大 loop 天线。2 层板上 power grid 时尤其关键。

时钟是 EMI 的主源,设计时:

• 晶振 / 振荡器紧贴它服务的芯片,远离 I/O 连接器
• 时钟走线下方必须有 GND plane — 不要让其他 trace 从晶振下方穿过
• clock driver 输出加 $33$-$70\Omega$ 串联电阻 — 减慢上升沿、减少振铃
• 选满足系统的最低频率和最慢上升时间 — 不要无脑用 100 MHz 高速 clock

差分对(LVDS / USB / CAN)的两根线必须紧贴并行(磁场抵消),且两侧加 ground guard trace,两端打 via 接 GND —— 提供额外的回流路径和隔离。

模拟信号紧靠 I/O 连接器(短走线 → 小天线),远离高速数字 / 高电流 / 电源开关电路。所有模拟输入端配低通滤波器(典型 1 kHz RC),消除 RF 整流引起的 DC offset。

Gate driver 子板尺寸 60 mm × 40 mm,选 4 层:L1(信号)/L2(GND solid)/L3(电源 ±18 V)/L4(信号)。L1–L2 间距 5 mil(0.127 mm prepreg);L3–L4 间距 60 mil(core)。

验证:

• GND plane 覆盖边界须超出 power/signal 边界 20 × 5 mil = 100 mil(2.5 mm)——满足 fringing field 抑制条件(§3.3)。
• L1 信号层紧贴 L2 GND plane,信号 return path 最短,实测 EMI 比 S-P-G-S stack-up 低 15–20 dB。

Gate drive 电流路径:UCC21750 OUT → RGext(10 Ω)→ SCT3080AL gate pad → 功率管内 RGint(13 Ω)→ source pad → PCB GND via → 回 UCC21750 GND。驱动 IC 布置在功率管 gate pad 5 mm 以内,总路径约 20 mm。

回路感量(0.5 nH/mm 经验值,20 mm path over GND plane):LGloop ≈ 20 × 0.5 = 10 nH。

栅极回路感量引起的振荡幅度仅 0.12 V,远小于驱动电压摆幅 18 V,无误开通风险。

UCC21750 VDD+ 供电轨需提供开关期间的峰值电流。选取 ΔV ≤ 0.1 V 的去耦边界:

选取 470 nF X7R MLCC(fSRF ≥ 50 MHz,0603 封装),置于 UCC21750 VDD+ 与 GND 引脚之间,距离 ≤ 1 mm。另并联 47 nF X7R(fSRF ≥ 500 MHz)覆盖 SiC dv/dt 谐波(> 50 MHz)。

SiC 在此驱动参数下实测 $dv/dt\approx 20kV/\mu \mathrm{s}$(参见 SSOT:topic-mosfet-gate-charge-switching §4.1)。

共模电流 32 mA 须通过 PCB 副边 GND plane 汇到隔离器件正下方的 CM 泄流 via 组,而非流经信号回路。PCB 设计须保证副边 GND plane 连续且 CM 电流路径电阻远小于 1 Ω,使 GND noise < 32 mV。

PWM 输入和 FAULT/nFAULT 引脚各放一颗 PRTR5V0U2AX(NXP,双向 rail-to-rail,CJ ≤ 0.5 pF @ 0 V,VCL = 7.7 V @ 1 A):

100 kHz PWM 信号无衰减。电源连接器入口处设 0.2 mm spark gap,击穿电压:

响应时间 < 1 ns,先于 PRTR5V0U2AX 触发,吸收 IEC 61000-4-2 接触放电的第一峰。