SiC MOSFET 商用品如何兑现材料红利 — 工艺与产品代际

SiC 的最大红利来自高临界电场，因此高压器件可以靠更薄、更高掺杂的漂移区把 $RDrift$ 明显压低。但这不等于 SiC 会沿着同一条逻辑无限下探到 650 V、400 V 甚至更低，因为总导通电阻并不只由漂移区决定；当耐压继续下降时，真正接管主矛盾的往往是沟道、JFET 夹窄和衬底。

高压段里，$RDrift$ 仍然主导，所以 SiC 能把材料红利直接换成面积和损耗优势；但低压段里，$RCh$ 不会跟着同比例下降，因为沟道迁移率仍被 $Si{O}_2$/SiC 界面卡在几十 cm²/Vs，$RJFET$ 还会在 cell pitch 继续收窄时反噬，而 $RSubs$ 又受衬底厚度、机械强度和缺陷控制约束抬升占比。这也是 SiC 在 600 V 以下并不自动优于 Si Super Junction 或 GaN 的物理原因。

• $RCh$：界面散射强，低压缩放时很快触顶
• $RJFET$：P-well 之间的电流夹窄会抵消更密单元的收益
• $RSubs$：衬底不能无限减薄，小芯片时占比反而更高
• $RDrift$：高压段已被高 $Ec$ 显著优化，不再永远是主导项

SiC 的材料优势不会自动变成低成本器件，真正把它做成商品，要靠一条把漂移区、沟道、栅氧和衬底同时收敛的制造流程。也正因为每一步都在和高温、硬材料、界面缺陷以及良率损失对抗，SiC 的成本问题从来不只是晶圆贵，而是整条工艺窗口更窄、容错更低。

从工艺逻辑看，这条链至少要完成六件事：

• 在 N+ SiC 衬底上外延轻掺杂 N-drift，先把耐压窗口定出来
• 通过 P-well / P-body 注入定义沟道和阻断 PN 结的位置
• 进行高温热氧化形成 gate oxide，再用 NO 或 $N2O$ 后氧化退火去钝化界面缺陷
• 沉积并刻蚀 poly-Si gate，确定栅极几何尺寸和 cell pitch
• 形成 P+ body contact 与 N+ source，兼顾欧姆接触和寄生 BJT 抑制
• 完成源极、栅极与背面漏极金属化，把三维电流通路真正接成器件

其中最关键也最矛盾的一步是热氧化。SiC 相对 GaN 的优势，是它仍然能像硅那样形成 $Si{O}_2$ 栅氧，因此可以沿用 MOSFET 架构；但同一个过程也会在界面留下更难清理的碳残留和陷阱，使沟道迁移率长期只能停在几十 cm²/Vs。换句话说，SiC 天然具备做 MOSFET 的条件，却没有硅那样干净的界面，因此后氧化退火、界面钝化和晶面选择才会同时决定 $RDS(on)$、$Vth$ 稳定性和长期可靠性。

当平面单元继续缩小后，新的瓶颈不再只是某一段电阻，而是 body contact 面积、JFET 夹窄和栅氧电场开始互相牵制。后续代际演进因此转向两个动作：把 P+ body contact 从二维表面折进三维结构里，以及把栅极从平面沟道改成垂直沟槽，让导通路径和电场分布一起重写。

三维 P+ 接触的价值，不只是省面积。更深、更靠近体区的 body short 路径可以减轻局部电流拥挤和寄生双极效应，让单元密度、雪崩鲁棒性和短路鲁棒性一起改善；代价则是工艺复杂度更高，而且必须额外管理局部电场，避免把应力重新推回 gate oxide 最脆弱的位置。

把教程里的商用品剖面并列起来看，更容易读出各家厂商真正交换的是什么：

• STMicroelectronics STC30N120：典型平面结构，说明 planar 并未因为 trench 出现就失去工程价值；当成熟工艺、量产稳定性和既有验证历史更重要时，平面单元仍然可以是最优点
• ROHM 第三代 double trench：用 active trench 与 dummy trench 交替布局，一边削弱平面结构里的 JFET 夹窄，一边给 gate oxide 和 SCWT 留出缓冲区；它追求的不是单一最低导通电阻，而是同时降低输入电容并保护氧化层
• Infineon CoolSiC trench：通过更深的 P 区把关断高场更多压回 SiC 体内，体现的是先管住栅氧可靠性和短路鲁棒性，再继续追求单位面积导通性能的版图哲学

因此，看到 trench、dummy trench 或 deep P region 时，不应只把它们理解为更先进的低阻结构，而要立刻追问它们分别在替哪一项边界买单：是用一部分单元密度换 gate oxide 电场，是用更复杂的几何换 SCWT 裕量，还是用更高工艺难度换更低的 $RJFET$ 与 $RCh$。这才是 SiC 商用品代际升级背后的工程判断。

以 ROHM 第 4 代分立 SiC MOSFET 为代表的商用品，最值得留下来的不是某个单点参数，而是它证明了“更快、更省、更好驱”可以来自同一组结构优化，而不是三条彼此独立的优点。这组应用笔记的数据全部来自同厂同条件自测，因此它最适合回答“第 4 代相对第 3 代改了什么”，不适合直接拿来做跨厂绝对排名。工程上可以把这些变化拆成器件链、驱动链和保护链，这样后面的曲线才不会被误读成互不相关的 marketing 指标。

RonA 的改善也不能只从导通损耗理解，因为它背后对应的是更小芯片面积，而更小芯片会继续把 Q_g、输出电容和反向恢复相关寄生量一起压下来。于是 SiC 的优势不再只是“低阻”这一条，而是把高耐压、低导通损耗和高速多数载流子开关绑到同一条物理链上；这正是高压段 Si 器件常常要退回 IGBT，而 SiC 还能继续保持高速开关的根本原因。对系统设计者而言，这意味着 SiC 不只在满载效率上占优，它在轻载导通和高温电阻抬升两端也往往比 IGBT 或 Si 超结更从容。

第 4 代“支持 15 V 驱动”最容易被过度简化，因此必须先把三个门槛拆开。阈值电压只说明器件开始导通，例如 1200 V / 36 mΩ 器件在 I_D = 10 mA 条件下的阈值大约是 4 V；真正进入有意义导通区，室温下通常还要到 7 V 左右；而想把 $RDS(on)$ 压到低位，仍然要把正栅压推到 15～18 V。因此，第 4 代的进步是它不再强依赖 18 V 才能把性能放出来，但这绝不等于可以把它当成 10～12 V 的 Si MOSFET 来用。

在重载双脉冲条件下，18 V 相对 15 V 仍然有明确收益，主要体现在导通损耗和 E_on。原因是开通速度取决于 V_G(on) 与米勒平台之间的电压余量，这个余量越大，开通栅流越大，$Crss$ 放电越快，$VDS$ 就降得越快；而 E_off 主要受米勒平台到关断电平的余量支配，所以对正栅压继续上抬没有同等敏感。系统如果为了电源复用只愿意给 15 V，损失主要落在重载导通和 E_on；如果把极限效率放在第一位，18 V 仍然值得保留。

第 4 代分立器件真正把材料红利带到项目里之前，还要跨过两道系统边界：短路热预算不能塌，封装与布局也必须把 die 侧优势真实兑现到板级。前者决定效率收益是不是拿保护预算硬换出来的，后者决定实验室里的漂亮波形能不能在量产板上复现。