Driver Protection 全栈 — 8 大主题 + 设计链路
本质与导读
本质 EV 主驱 SiC / IGBT driver 是一组互锁约束:UVLO、Miller clamp、Vee 负偏、dead-time、isolation CMTI、Vge ringing、相间 td matching、narrow PWM 任一单点设计错就假触发烧管或 shoot-through,方案必须同时满足全部维度,缺一不可。
1. 全栈 8 大主题 + 设计链路
下图把 8 大 driver 主题围绕 die 一次说清:
8 大主题分 3 类:
- 电压保护(UVLO / Vee / Vge ringing) — 防 die 击穿
- 时序保护(Miller clamp / DT / td matching / narrow PWM) — 防 shoot-through + 失真
- 隔离 + 信号完整(Isolation / Supply ripple) — 保证 driver 不被干扰
1.1 Driver IC 16 deep topic 导航(速查表)
8 大主题 + 外围支撑 + 工程化决策 + 安全交叉 = 共 16 篇深度页。按工程师工作顺序(选型 → 设计 → 验证 → 集成):
| 阶段 | 主题 | deep | 一句话作用 |
|---|---|---|---|
| 选型 | IC 选型决策表 | Driver IC Selection Rubric | 16 项决策面凝 5 类决策(SiC vs IGBT / SEooC ASIL / 4-die package / 主动 vs 静态 / 国产替代) |
| 选型 | 隔离工艺对比 | Driver Isolation 对比 | Cap / Magnetic / Optical / Bonding 4 工艺 CMTI / 寿命 / 成本对比 |
| 设计 — 电压 | UVLO | Driver UVLO 深度 | Vcc 12V/10V on-off + Vee -3V/-1V 监 + SafeState 入 |
| 设计 — 电压 | Vee 负偏 | Driver Vee 负偏 | SiC -3V / IGBT -8V / GaN 0V · 抗 Miller + 加速 turn-off |
| 设计 — 电压 | Vge Ringing | Vge Ringing 深度 | LC 谐振控 + Vgs_max -3V margin · 防过冲击穿 |
| 设计 — 时序 | Miller Clamp | Miller Clamp 深度 | SiC 高 dv/dt 防假触发 · passive vs active |
| 设计 — 时序 | Dead-time | Dead-time Tuning | SiC 200-500ns / IGBT 2-5µs · shoot-through 预算 |
| 设计 — 时序 | td matching | Propagation Delay Matching | td 75ns · skew ±15ns · 3 相同步 + DT 预算 |
| 设计 — 时序 | narrow PWM | Short Pulse Propagation | min pulse 35ns · SVPWM 过零正确传 |
| 设计 — 隔离 | Isolation / CMTI | Driver CMTI 深度 | CMTI ≥ 100 V/ns · 隔离工艺 + bench 验 |
| 设计 — 信号 | Supply Ripple | Driver Supply Ripple | Vpp ≤ 500mV · 旁路 + LDO + LC 滤波 3 层 |
| 布板 | PCB Kelvin | Driver PCB Kelvin | Kelvin source 走线 · gate loop 面积 · die 直驱 |
| 保护 | Soft turn-off | Driver Soft Turn-Off | DESAT trip 后 2 阶段关断 · SiC 短路 SOA 内 |
| 高级 | Active Gate Driving | Active Gate Driving ★ | SiC Esw -25% 4 类方案(Polynomial / Multi-Level / Closed-Loop / Slew-Rate) |
| 集成 | Safety Manual 阅读 | Driver IC Safety Manual 阅读 | Tier-1 怎么读 SEooC 文档 · AoU 6 条 + IR 4 条 |
| 验证 | FMEDA worked | Driver IC FMEDA worked ★ | 6-pack SiC SPFM 90.9%(不过 D)+ B(D)+B(D) 分解救场 |
→ 系统级保护链跨多 deep 综合(共 8 主题 + 3 外围支撑):见 §2-5 thematic 展开 + §11 24 deep 完整索引。
2. 电压保护 — 3 篇深度
电压维度 3 个关键约束:
2.1 UVLO
UVLO 的工程特点 + 应用场景:
- Vcc UVLO:12V on / 10V off (SiC) — 防 Vcc 不足时 MOSFET linear 工作
- Vee UVLO:监 -3V → 跌出立即 SafeState
- 详见 Driver UVLO 深度
2.2 Vee 负偏
Vee 负偏的工程特点 + 应用场景:
- SiC -3V / IGBT -8V / GaN 0V
- 抗 Miller + 加速 turn-off + 抑 tail current
- 详见 Driver Vee 负偏 深度
2.3 Vge Ringing
Vge Ringing 的工程特点 + 应用场景:
- LC 谐振:driver + Lparas + Cgs
- Vge_peak ≤ Vgs_max - 3V margin
- 详见 Vge Ringing 深度
3. 时序保护 — 4 篇深度
时序维度 4 个关键约束:
3.1 Miller Clamp
Miller Clamp 的工程特点 + 应用场景:
- Passive (Rg-off + Cgs) — IGBT 用
- Active (driver IC 内置 MOS) — SiC 必选
- 详见 Miller Clamp 深度
3.2 Dead-time
Dead-time 的工程特点 + 应用场景:
- SiC 200-500 ns,IGBT 2-5 μs
- DT = max td + 部件间 skew + 老化 margin
- 详见 Dead-time tuning 深度
3.3 td matching
td matching 的工程特点 + 应用场景:
- td 75-200 ns,部件间 skew ±10-50 ns
- 3 相同步必匹配,DT 预算考虑 skew
- 详见 Propagation Delay Matching 深度
3.4 narrow PWM
narrow PWM 的工程特点 + 应用场景:
- driver min pulse 35-200 ns
- SVPWM 过零附近 100-500 ns 窄脉冲
- MCU 强制 min PWM + zero-skip
- 详见 Short Pulse Propagation 深度
4. 隔离 + 信号完整 — 2 篇深度
隔离 + 信号完整 2 个关键约束:
4.1 Isolation 技术对比
Isolation 技术的工程特点 + 应用场景:
- Capacitive (TI UCC21750) — SiC 主流,CMTI >150 V/ns
- Magnetic (ADI ADuM / Infineon 1ED38xx) — IGBT 主流
- Optical (HCPL-316J) — 退场
- 详见 Driver Isolation 深度
- 横向 6 家产品选型对比见 6 厂商车规 driver IC 选型横评 — TI/Infineon/ADI/Rohm/Onsemi/Toshiba 同档位 7 参数 matrix + 三场景决策树
- 并联 SiC 模块设计 + SC 时序预算见 SiC 并联 + SC timing — 1Ω source + symmetric layout + DESAT 250-500ns + ADuM4177 destructive worked
- 整板 PCB layout 三级工程化 见 SiC 离散 MOSFET PCB layout — 5 包装 / IPC spacing / 5 sub-circuit 准则 / 6 层 stack / 4 热方案(Wolfspeed PRD-06752)
- ST STGAP4S 7th vendor 补充 见 ST STGAP4S 集成 ADC + flyback driver — 集成 ADC + flyback controller + 6 protections + ASIL D capable
4.2 Driver Supply Ripple
Driver Supply Ripple 的工程特点 + 应用场景:
- isolated +15V/-3V Vpp ≤ 500mV (SiC) / 1V (IGBT)
- Decoupling 4 件套:Polymer + Ferrite + MLCC × 2
- 详见 Driver Supply Ripple 深度
5. 外围支撑页
driver 设计还有 3 个支撑深度:
- Driver PCB Kelvin — Kelvin Source 走线
- Driver CMTI 深度 — CMTI 详细测试
- Driver IC Safety Manual — safety manual 读法
- Driver Soft Turn-Off — 短路时 2-level / soft shutdown
- Gate Driver 保护链 — 7 层保护协同
6. 800V SiC 主驱 driver 设计 checklist
800V SiC 主驱完整 driver 方案 checklist:
- driver IC:TI UCC21750 (Cap iso, CMTI >150 V/ns)
- isolated supply:Recom REM3 +15V/-3V (5kV reinforced)
- Vge_on:+15V (Vgs_max margin)
- Vee:-3V (Wolfspeed 推荐)
- UVLO:Vcc 12V on / 10V off,Vee monitor
- Miller clamp:active (driver IC 内置 CLAMP pin)
- Dead-time:200-300 ns (MCU + driver 双层)
- td matching:同批次 10 颗 ±15 ns
- PCB:Kelvin Source + 短走线 (< 5mm) + GND 平面完整
- Decoupling:Polymer 10μF + Ferrite 600Ω + MLCC 2.2μF + 0.1μF
- Narrow PWM:MCU min 150ns + zero-skip
- safety manual:必读 driver IC + isolation supply manual
7. 400V IGBT 主驱 driver 设计 checklist
400V IGBT 主驱 driver checklist:
- driver IC:Infineon 1ED38xx 或 ADI ISO5852S (Magnetic iso)
- isolated supply:+15V/-8V
- Vge_on:+15V
- Vee:-8V (tail current 抑制)
- UVLO:Vcc 11V on / 9V off
- Miller clamp:passive (Rg-off=1Ω + Cgs=22nF)
- Dead-time:2-5 μs
- PCB:标准 layout 即可
- Decoupling:Aluminum 22μF + MLCC
8. ASIL D Driver 验证 5 项
ASIL D driver 验证总清单:
- UVLO 边界测试 — 阈值 ±5%
- CMTI 测试 — 实测 ≥ datasheet × 1.2
- Vge_peak 测试 — Tek MDO 4 GHz 探头测振铃
- Dead-time sweep — 100ns - 2μs 全扫
- 温度循环 — -40 to +125 × 1000 cy + 1000hr 老化
9. 国产 driver IC 现状 (2026)
国产 driver IC 全面接近 Tier 1:
- 苏州纳芯微 NSI83xx — Cap iso,主流 SiC 主驱
- 东微电子 DG33xx — Cap iso
- 力源芯 LYM200 — Magnetic iso (IGBT)
- 杰华特 — entry-level
- HCPL-316J 国产替代 — 90% 完成
主驱 ASIL D 仍 70% Tier 1(cert 跟不上),ASIL B 项目国产替代 60%+。
10. 学习路径
新工程师 3 个月路径:
- Week 1-2:Gate Driver 概念 (topic-gate-driver / topic-gate-driver-intro)
- Week 3-4:UVLO + Miller Clamp + Vee 负偏(3 篇深度)
- Week 5-6:Dead-time + td matching + narrow PWM(3 篇)
- Week 7-8:Isolation + CMTI + Supply Ripple(3 篇)
- Week 9-10:Vge Ringing + PCB Kelvin + safety manual(3 篇)
- Week 11-12:实战 800V SiC 主驱 driver 完整设计
11. 28 篇深度页索引
完整深度页清单(本 hub 串联):
11.1 电压保护
电压维度 3 个深度页 — UVLO 守 Vcc/Vee / Vee 控负偏 turn-off margin / Vge Ringing 防过冲击穿:
11.2 时序保护
时序维度 4 个深度页 — Miller / 死区 / td matching / 窄脉冲传播,任一失效都会 shoot-through:
11.3 隔离 + 信号完整
隔离与信号完整两个深度页 — Isolation 对比 4 种工艺 / Supply Ripple 控 driver 电源噪声:
11.4 外围支撑
外围支撑 7 个深度页 — PCB Kelvin / CMTI / Safety Manual / Soft Turn-Off / 保护链总览 / UCC5870 旗舰 IC / SiC driver 专项:
- Driver PCB Kelvin
- Driver CMTI 深度
- Driver IC Safety Manual
- Driver Soft Turn-Off
- Gate Driver 保护链
- TI UCC5870 驱动深度 — 集成 DESAT / Miller clamp / 2-level off / ADC 的旗舰 SiC driver IC worked
- SiC Driver 专项深度 — SiC 专属驱动特性(高 dv/dt / 负压 / 短 SCSOA 适配)
11.5 Active Gate Driving(2026-05 新)
SiC 主驱降损耗下一代方向 — 静态 Rg 之外的 4 类动态方案:
- Active Gate Driving 深度 — Polynomial / Multi-Level / Closed-Loop / Slew-Rate 4 类 + 50 kW SiC 主驱 Pareto worked(同 EMI 限值下 Esw -25%)
11.6 driver × 功能安全交叉(2026-05 新)
driver IC 是主功率链 FIT 最大单一贡献者,跟 AUX 链 FMEDA 对偶的 worked example:
- Driver IC FMEDA worked deep — 6-pack SiC SPFM 90.9% / LFM 85.6% 不过 ASIL D,必须系统级补 + B(D)+B(D) 分解 + 7×6 DFI 矩阵 30 格红
11.7 DESAT 保护设计专题(2026-05 新)
DESAT 是主功率链最大单一 SM,15% driver IC FIT,SiC SCSOA 紧度比 IGBT 紧 3-5×:
- DESAT 保护设计深度 — Type I/II 短路 + C_blank 设计公式 + VDSAT 3 档选型 + SiC SCSOA 余量校核 + DESAT → TLTO 协同时序 + ASIL D SM 补救
11.8 串扰 / 振荡抑制专题(2026-06 新)
桥臂高 dv/dt 经寄生通道耦合出的串扰与栅压振荡,是 SiC 主驱比 IGBT 更突出的一类保护问题 — 与 §11.1 Vge Ringing、§11.2 Miller 互补:
- Phase-Leg 串扰主动抑制深度 — 正/负串扰建模 + LCS 共源耦合 + 抑制方案谱系(Miller clamp / Vee / Rg / 布局)
- SiC 栅压振荡抑制深度 — Rg vs Cgs 实测对比,栅环 LC 振荡的阻尼设计
11.9 器件特定驱动差异(2026-06 新)
不同宽禁带器件的栅驱动不能照搬 — GaN / SiC 各有专属约束,补 §11.4 SiC 专项之外的器件维度:
- GaN HEMT 栅驱动专题深度 — 为什么 GaN 不能照搬 SiC/Si 栅驱动:无体二极管 / 驱动窗口窄 / 共源电感更敏感
- SiC 驱动高级功能深度 — AMC / DESAT / Two-level Turn-off / 同步整流,SiC 主驱进阶保护与降损功能合集
- 驱动-MCU 握手协议深度 — PWM/EN/nFLT/RDY/RST/SPI 信号 + SPI boot 时序 + fault 锁存清除 + ASIL D 双路径回报
12. 一句话总结
Driver Protection 是一组互锁约束 — 8 大主题任一缺失都会让 EV 主驱烧管 / 失真 / EMI / NVH。SiC 800V 主驱:TI UCC21750 + Recom REM3 + active Miller + Vee -3V + DT 300ns + Kelvin + Decoupling 4 件套。400V IGBT 主驱:Infineon 1ED38xx + passive Miller + Vee -8V + DT 3μs。新工程师 3 个月沿本 hub 学完 14 篇深度页可独立做主驱 driver。ASIL D 验证 5 项:UVLO / CMTI / Vge_peak / DT sweep / 温度老化,缺一不可。
核心要点
- 8 大主题:UVLO / Miller / Vee / DT / Isolation / Ringing / td / narrow PWM
- 电压保护 + 时序保护 + 隔离信号完整 三大类
- SiC 800V: TI UCC21750 主流,ASIL D 必带 active Miller
- IGBT 400V: Infineon 1ED38xx 主流,passive Miller 即可
- 28 篇深度页串联,3 个月学完
Cross-references
- ← 索引
- Gate Driver 基础 — driver 入门
- Gate Driver 保护链 — 7 层保护
- 保护链台架/产线验证深度 — 保护选对后如何实测它会动作(bring-up/故障注入/EOL)
- EV Traction Inverter 全栈 — 主驱全景
- Power Module 全景 — SiC / IGBT 模块
- Functional Safety 工程师指南 — FS 全栈