L6390 半桥栅驱 — Features & Applications

驱动与保护L4别名 L6390 · L6390 half-bridge driver · 半桥栅驱 · half-bridge gate driver · smart shutdown · bootstrap DMOS · below-ground voltage · AN2738 · STEVAL-IHM021V1 · 更新 2026-07-09

本质与导读

本质 L6390 不是单纯半桥驱动器,而是把栅驱 + smart shutdown 保护 + 电流采样运放 + 集成 bootstrap DMOS 四模块塞进一颗 SO16N 的 600V 三相 FOC 单 phase 全套前端,用 1 颗替代 3 颗分立。设计要害不在 OUT 绝对值,而在 VBOOT - VOUT < 20V 这条边界约束。

主线坐标:第 5 站 · 逆变器(栅驱 + 功率模块) · ↑ 全景主线

核心要点

L6390 不是孤立的半桥栅驱,而是把"驱动 + 智能保护 + 电流采样运放 + 集成 bootstrap DMOS"四模块塞进 SO16N 的 600V 工业级三合一前端 IC,理解三件事就掌握 90% 设计要害:其一,smart shutdown 的双时间常数 τ1/τ2 决定"故障响应快 + 锁存周期长"的保护逻辑(不同于普通 enable 输入);其二,bootstrap 三公式预测 HS 每次开启 VGE 的实际跌落(典型 0.7V 损耗必须算进 Pcond);其三,below-ground voltage 的真正风险点不在 OUT 绝对值而在 VBOOT - VOUT < 20V 的边界,Table 3 给三组 VCC 下的工作组合。这三点之外,所有 RGATE / dead-time / RDT / 3-phase 布板都是周边参数化设计。整体定位:600V 半桥栅驱 + 智能保护 + 模拟前端三合一,0.1-3 kW 电机驱动 / SMPS 应用"用 1 颗 IC 替代 3 颗"的紧凑型方案。

L6390 block diagram

1. Pin 描述 (16-pin SO16N)

L6390 把所有 16 个引脚塞进 narrow SO16N,功能上分四组(逻辑输入 / 保护与时序 / 模拟前端 / 驱动输出),理解每组的供电参考是上手前提。

pin	名称	功能
1	LIN	低边逻辑输入(720kΩ pullup,active-low 不带信号 = 默认 LS on)
2	SD/OD	shutdown / open-drain(375kΩ pulldown,默认 enable;fault 时 latch low)
3	HIN	高边逻辑输入(85kΩ pulldown,active-high)
4	VCC	低边供电 12-17V 典型 15V
5	DT	dead-time 编程(对 GND 接 0-300kΩ → 0.1-3μs 线性)
6	OP-	运放反相输入
7	OPOUT	运放输出
8	GND	信号地
9	OP+	运放同相输入
10	CP+	不接(internal bootstrap DMOS reference)
11	LVG	低边栅极输出
12	OUT	HS source / LS drain phase node
13	HVG	高边栅极输出
14	BOOT	浮地正向 supply(配 100nF 25V CBOOT)
15-16	NC	不接

2. 逻辑层 — HIN/LIN/SD + UVLO + Dead-time

逻辑层把三件事打包:输入电平的 active 极性(决定信号丢失时的默认状态)、UVLO(开机门槛迟滞)、dead-time + 互锁(防 shoot-through)。三者一起决定了"系统失效安全性"的边界。

2.1 逻辑输入 — active level 决定断线行为

L6390 的设计是 active-high HIN + active-low LIN,意味着输入悬空时 HS 默认关 / LS 默认开,断线场景比较安全。

HIN active-high,内部 85kΩ pulldown → 断线 = HVG off(safe)
LIN active-low,内部 720kΩ pullup → 断线 = LVG on(把 phase 拉到 GND)
SD active-low,内部 375kΩ pulldown → 断线 = shutdown 触发(全关)
单输入 vs 双输入 — HIN 与 LIN 可独立控制,也可短接成 single-input(此时由内部 dead-time + 互锁产生互补 HVG/LVG)

2.2 UVLO — 欠压锁定

L6390 双独立 UVLO(VCC 上的 LS 独立,VBOOT 上的 HS 独立),迟滞 1.5V 防止开关 oscillation。

VCC UVLO 阈值 ≈ 10.5V / 9V hysteresis 1.5V
VBOOT - VOUT UVLO 阈值 ≈ 8.6V / 7.5V hysteresis 1.1V
UVLO active = HVG / LVG 都强制 high-Z(避免半开导致 VGS 浮空)
这是为什么 bootstrap 充电不够时 HS 不会勉强开

2.3 Dead-time + 互锁

防 shoot-through 的硬件机制有两个:dead-time + 互锁(HIN/LIN 同时为 active 时只承认 HIN 优先)。L6390 把 dead-time 做成 RDT 可编程,工程上方便针对特定 MOSFET 的 toff + ton 测量定时。

RDT = 0 → DT = 0.1μs(下限,内部 trim)
RDT = 300kΩ → DT = 3.1μs(上限,线性映射)
公式: DT[μs] ≈ 0.1 + RDT[kΩ] · 0.01
推荐 DT pin 上挂 100nF 陶瓷 → 防 PWM 切换时 RDT 拾噪
互锁: HIN=1 / LIN=1 同时来 → HVG=1, LVG=0(HIN 优先)

3. Smart Shutdown — 双时间常数保护

smart shutdown 是 L6390 区别于普通驱动 IC 的核心创新。普通 IC 的 SD 是单纯的 enable 输入,信号必须由外部控制器维持;L6390 把 comparator + SET 优先 FF + open-drain MOSFET 集成进 SD pin,自带"故障锁存 + 自动 reset 周期",外部只需 RSD / CSD 设两个时间常数即可决定 protection cycle。

Smart shutdown circuit

公式与设计:

比较器 VREF = 0.5V,V_SENSE > 0.5V → FF 置位
SET 优先 FF,保证一次故障必走完整周期
τ1 = (R_ON_OD ∥ RSD) · CSD ≈ R_ON_OD · CSD(R_ON_OD ≪ RSD 时)
τ2 = RSD · CSD
典型 R_ON_OD = 50Ω,RSD = 39kΩ,CSD = 4.7nF → τ1 ≈ 235ns,τ2 ≈ 183μs

τ1 决定故障时栅极关断速度(从 VREF=0.5V 下降到关 HVG/LVG 的延时),τ2 决定故障 latched 多久(在此期间 PWM 输入被 SD 钳到地,内部 HVG/LVG 都关)。两者比值 τ2/τ1 = RSD/R_ON_OD ≈ 780 — 这就是 "smart" 的核心: 关断快但解锁慢。

4. 模拟前端 + Bootstrap

L6390 的"模拟侧"由两部分组成:一颗 rail-to-rail 运放专门给 FOC 算法做电流采样,以及集成 bootstrap 二极管 + DMOS 让 HS 浮地驱动只需选一个 CBOOT。理解这两块的设计公式后,80% 的应用 BOM 就定了。

4.1 FOC 电流采样运放

SR ≥ 0.5 V/μs 是为了在 PWM Ton ≈ 6μs 的情况下能精确跟踪电流脉冲峰值。

输入 OP+ / OP-,输出 OPOUT 直接喂 MCU ADC
推荐增益 4-10,差分输入低端从 R_SENSE 取信号
PWM 5-20kHz,ADC FSR = 3.3V,bias 到 1.65V 中心 → 支持双向电流
最小 SR = 0.5 V/μs(Ton 6μs 内 100% 摆幅)

4.2 Bootstrap 三公式

bootstrap 是 HS 浮地驱动的核心,三条公式刻画 HS 每次开启时的电压跌落:

Eq 1: $C E X T = QG A T E /Δ V G A T E$ — 驱动一次需要的最小电容
Eq 2: $C B O O T ≫ C E X T$ — 实际取 10× 以上保证多个 PWM 周期不掉电
Eq 3: $V d r o p = I C H A R GE \cdot R D S (o n) = (QG A T E / T C H A R GE) \cdot R D S (o n)$

数值示例(AN2738 §7):MOSFET QGATE = 30nC,T_CHARGE = 5μs,bootstrap DMOS RDS(on) = 120Ω → I_CHARGE = 6mA,Vdrop = 0.7V。这意味着 HS 每次开启 VGE 比 VCC 低 ≈ 0.7V,如果你按"VGS = 15V 满开"算 RDS(on) 实际只有 14.3V 对应值,工程上必须把这点损耗算进 Pcond。

5. 应用样板 — 3-phase FOC 1.5 kW

AN2738 §8 给的标准应用:3× L6390 + 6× IGBT/MOSFET + bulk cap 100μF/400V,VCC = 15V(配 10μF 电解 + 100nF 陶瓷),CBOOT = 100nF / 25V。这是后续所有衍生设计的母版。

关键 BOM 与决策点:

VCC 旁路: 10μF 电解低频纹波 + 100nF 陶瓷高频去耦,两者并联紧贴 VCC pin
CBOOT: 100nF / 25V X7R,不用电解(ESL 大 + 漏电)
RGATE: 拐点设计 — turn-on 33Ω + 1N4148 + turn-off 0Ω 走二极管(快关慢开,后面 §6.1 详)
DT pin: 100nF 陶瓷 + RDT 设到典型 1μs
SD pin: RSD = 39kΩ + CSD = 4.7nF(τ2 ≈ 183μs)

6. RGATE 拐点 + Hard switching 时序 + EMI

RGATE 不是单一阻值,而是 turn-on 慢路径 + turn-off 快路径分裂设计,目的是同时控 EMI 与防 shoot-through。理解每条路径的时序必须把 VGE / IC / VCE 三条线在 T1-T4 四相位下耦合起来看,而最终 RGATE 取值是 EMI 限值与 Pdiss 散热预算的双约束最优。

6.1 RGATE split path 拐点

L6390 内部 push-pull(P-FET source + N-FET sink),外部 RGATE 几乎不用单一阻值,而是 split path:turn-on 走慢路径(降 dV/dt 控 EMI),turn-off 走快路径(防 shoot-through)。

HVG → 33Ω → 1N4148 阳极 → MOSFET gate(turn-on 路径,经 33Ω 限流)
MOSFET gate → 1N4148 阳极 → 0Ω → HVG(turn-off 路径,直接放电;此二极管与 turn-on 支路二极管反向并联,阳极朝 gate 才能在关断时正向导通)
等效: $R G A T E_o n = 33 Ω + R D 1$ ≈ 34Ω; $R G A T E_o f f = 0 Ω + R D 1_r e v$ ≈ 1Ω

这个 30:1 不对称是有意义的:慢开节省 EMI 与 dV/dt 应力,快关减少 cross-conduction 风险。

6.2 Hard switching T1-T4 相位

AN2738 §8.10 把 Ton 分成 T1-T4,每段的电流来源 / 电荷成分不同:

T1 (VGE 上升,VCE = HV_bus, IC = 0) — gate 充到 Vth,IGBT 还没开,VGE 上升纯靠 CGE
T2 (VGE 继续上升,VCE = HV_bus, IC 上升到 Iload) — IGBT 开始导电流,VGE 上升的同时电流也上升,但 VCE 还被 LS 续流二极管钳着
T3 (plateau,VGE = V_GE_p, VCE 下降, IC = Iload) — Miller plateau! 全部 gate 电流流进 CGC,VGE 不动 VCE 下降到 V_CE_sat
T4 (VGE 继续上升到 V_GE_max, VCE = V_CE_sat) — 完全饱和后 gate 充到目标

关键公式集(Eq 5-12):

$(\frac{d V _{O U T}}{d t})_{F A LL} = \frac{I S O U R C E}{C GC}$ (Eq 5)
$T f a l l = QGC / I S O U R C E$ (Eq 6)
$T O N = (R D S (o n) + R G A T E) \cdot C I S S min \cdot ln (\frac{V C C}{V C C - V GE P})$ (Eq 7)
$T F A LL = QGC \cdot \frac{R D S ( o n ) + R G A T E}{V C C - V GE P}$ (Eq 8)
$T R I S E = QGC \cdot \frac{R D S ( o n ) S I N K + R G A T E}{V GE P}$ (Eq 12)

turn-off 对称(T1 VGE 下到 plateau / T2 VCE 上升 / T3 VCE 已到 HV_bus 续流二极管开 / T4 完全关)。

6.3 功率损耗 + EMI 权衡

按 Eq 13-14,switching loss 近似为三角形面积:

P D I S S - S W \approx \frac{H V _{b u s} \cdot I L O A D \cdot ( T f a l l + T r i se ) \cdot f S W}{2}

RGATE 增大 → Tfall + Trise 上升 → Pdiss 涨;RGATE 减小 → dV/dt 上升 → EMI 涨。AN2738 §8 Fig 31 把这个权衡画成两条交叉直线,告诉你 RGATE 不存在"最优值",只存在"针对具体 EMI 限值 + 散热预算的最优区间"。

7. Induced turn-on + 外部 buffer

induced turn-on 是半桥拓扑里反复出现的失败模式,缓解策略与 Rg 选型直接耦合;同时当 Pout > 1 kW 时 L6390 自身电流能力不够,需外加 push-pull buffer。两件事都属于"驱动能力 vs Cdv/dt 干扰"光谱上的不同位置。

7.1 Induced turn-on — Cdv/dt 误开通

HS 高速 turn-on → V_phase 跃迁 → LS gate 上 CGC · dV/dt 电流流过 Rg 抬高 VGE → 若 ΔV_GE > Vth LS 短暂开 → shoot-through。AN2738 §9 给三个缓解方向(代价由低到高):

a) 减 Rg 总和 — 让 Cdv/dt 电流流向 GND 快,ΔV_GE 小。这是最容易的(代价: turn-on dV/dt 上升 → EMI 涨)
b) 减 dV/dt — 增大 R_GATE_on(turn-on)。代价: Pdiss 上升
c) 换 MOSFET 选低 $C G D / C GS$ ratio — 物理层面减小 Miller 耦合,根治。代价: 更贵 / 重选器件

工程上 (a) + (b) 组合是首选。这与 topic-mosfet-rg-selection 的 LS False Turn-on 章节完全对应,只是这里把 L6390 内部 RDRV pulldown 路径具象化了。

7.2 外部 buffer — 把 driver 推到 > 1 kW

L6390 直接驱动能力(typ 270mA source / 430mA sink)在 Pout > 1 kW 时可能不够。AN2738 §10 给出方案:在 HVG / LVG 后插 STS01DTP06 (1A NPN-PNP push-pull,SO-8 dual transistor) emitter follower。

拓扑: NPN top + PNP bottom,base 接 HVG/LVG,emitter 接 RGATE,collector 分别接 VCC / GND
这是非反向 emitter follower,不改逻辑,纯电流增益 ≈ 50-200×
紧贴 driver IC 摆,每 buffer 自配 100nF / 25V 去耦电容

8. Below-Ground Voltage on OUT — 最大坑

AN2738 §11 是整个 datasheet 最长的一节(40-49 页),原因是 below-ground voltage 是半桥应用里最反直觉的失效模式 — 看起来 OUT 上几伏负压无害,但实际危险点不在 OUT 而在 VBOOT 与 VBOOT - VOUT。

Below-ground voltage mitigation

机理:HS turn-off 后,负载电流靠 LS 续流二极管流。续流刚开始时 dI_F/dt 极大(几十-几百 A/μs),流过 PCB 上的 L_PARASITIC 在 OUT 上叠加一个负向尖峰。同时 R_SENSE + 二极管 VF 产生一个持续到下次 HS 开启的负向 DC 偏置。两者合成总 below-ground voltage(Eq 15-16):

$V O U T min_s t a t i c = - (R S E N S E \cdot I L O A D + V F)$ (Eq 15)
$V B G V_s p ik e = V F P K + L P A R \cdot \frac{d I _{F}}{d t} + V O U T min_s t a t i c$ (Eq 16)

STTH1L06 在 dI_F/dt = 100 A/μs 时 VFPK 大约 10V(Fig 36),LPAR 几十 nH 时这一项再贡献几伏。真正的失效不在 VOUT 的绝对值,而在两件事:

VBOOT 不能跌到 -0.3V 以下(否则 BOOT-to-substrate 内部二极管开)
VBOOT - VOUT 不能超过 20V(否则 HS floating section 击穿)

第二条比第一条更易触发: OUT 下拉 → bootstrap 二极管持续充电 → VBOOT 想跟 VCC 抬高 → VBOOT - VOUT 拉宽。

8.1 安全 DC 工作组合 (Table 3)

ST 实测 VBOOT - V_OUT_max = 20V 的边界,给出三组 VCC 下 V_OUT_min 的 DC 极限:

VCC	VBOOT	V_OUT_min	VBOOT - V_OUT_max
12.5V	10.5V	-9.5V	20V
15.0V	13.0V	-7.0V	20V
17.0V	15.0V	-5.0V	20V

规律: VCC 越高 → VOUT 允许 below-ground 的余量越小。实际系统里静态 BGV 极少超过 -2V,Table 3 是极端边界。

8.2 spike 不会过充 CBOOT 的原因

τ = RBOOT · CBOOT ≈ 120Ω · 100nF = 12μs,远大于 T_spike < 100ns。过充电荷 ∝ T_spike / τ < 1%,因此动态 spike 几乎不影响 VBOOT-VOUT。静态 BGV 持续整个 HS off-time 才是 BOOT 过充的主因。

8.3 实测能扛多深

Fig 44 示波器实测: L6390 在 OUT spike -58.73V (V1 cursor) 下 LVG / HIN / ILOAD 信号依然干净 — IC 没死,只是边沿略带 ringing。这证明 OUT pin 物理上耐冲击足够,工程边界其实是 BOOT 而非 OUT。

8.4 缓解组合

按代价从低到高:

限 LPAR — 缩短 LS 续流回路 PCB trace(免费,主要靠布局)
减 dI_F/dt — 增大 R_GATE_off,减慢 HS turn-off(损耗略涨)
ROUT 2-10Ω 串入 OUT-HB_OUT — 让 CBOOT 当低通滤掉尖峰(配 STTH1L06 钳位时几乎必加)
STTH1L06 GND↔OUT 钳位二极管 — 极端 BGV > 5V 才用,必配 ROUT 否则二极管自己被低边续流烧

8.5 Level shifter 在 BGV 下还正常吗

L6390 的 level shifter 由 VBOOT 供电,与 VOUT 解耦。只要 VBOOT > 5V,HVG 输出仍按 HIN 切换。也就是说: OUT 短暂 -50V 期间,HVG 信号依然可靠 — 这是 L6390 在 BGV 下仍能工作的关键。如果 BOOT 跌穿 5V,level shifter 会失锁但不会损坏(逻辑状态被 latched 直到电压恢复)。

9. 3-Phase 布板 — LP1 到 LP5 + 量产问题逆向追溯

AN2738 §12 把 3-phase board 上的寄生电感拆成五组,每组对系统的影响和缓解策略都不同。STEVAL-IHM021V1 是 ST 官方 demo,7cm × 6cm 在 DPAK 上跑完整 1.5kW FOC 不带散热片,布板细节是上百板的设计参考。

3-phase layout LP1-LP5

五组寄生电感对应措施:

LP	位置	影响	缓解
LP1	OUT pin → HS source	直接进 BGV spike(Eq 16)	OUT 直连 LS drain,几何上紧贴
LP2	phase node → R_SENSE	LS 关断续流尖峰 sum 到 BGV	R_SENSE 紧贴 LS source,选低 ESL 型号
LP3	driver GND ↔ R_SENSE	driver GND 浮动 → 误触发	driver GND trace 直接连 R_SENSE 体
LP4	driver GND ↔ signal GND	三相 driver 共地噪声 → MCU/OP-amp 误码	star 接法(三相对称),禁 ground loop
LP5	bulk cap GND	几乎不影响 IC	不关键,正常走线即可

特别注意 LP4 ground loop 禁忌: 两个不同 GND 节点之间必须只有单一路径,否则 dI/dt 在 loop 上产生 EMF 直接污染逻辑信号。STEVAL-IHM021V1 用 star ground 把三个 driver GND 都汇到 R_SENSE 一点,这是被验证过的拓扑。

量产问题逆向追溯

L6390 在量产里翻车一般不是 IC 本身,而是布局 / bootstrap / RGATE 不当。以下是高频问题与对应根因:

量产现象	可能根因
HS 异常发热 / 间歇性 burst	bootstrap 充电不足(CBOOT 太小 / RBOOT trace 长) → HS VGS 不到 10V
OUT pin 偶发负 spike 触 SD	LP1/LP2 大 + R_GATE_off 小 → BGV spike > VREF 0.5V 误触发
三相之间逻辑信号串扰	LP4 ground loop,driver GND 与 MCU GND 多路径
满载时电机过流跳保护	OPOUT 信号污染(R_SENSE 高 ESL 或地线噪声),非真实过流
HS 莫名烧	VBOOT - VOUT 静态超 20V(常见于 OUT 长时间深 below-ground)
dead-time 失效 / shoot-through	RDT 拾噪(忘加 100nF) 或 DT 测量值与 MOSFET 实际 toff 不匹配

10. 端到端 Worked Design — 1.5kW 三相电机逆变器(L6390 + 600V/7A MOSFET)

本节对「§5 应用样板」做完整参数化:以 AN2738 §7-§8 为唯一数字锚点,从 bootstrap → 死区 → OC → RGATE → 开关损耗 → BGV 走一遍设计链。

系统参数(物理约束驱动,不凭感觉取):Vbus=310V(230V 交流 B6 整流,Vpk×0.955),Iload_pk=5A,fsw=20kHz(T=50μs),VCC=15V;MOSFET 取 Qg=30nC/Qgd=8nC/Ciss=600pF/Vth=3V/gfs=4A/V/RGint=5Ω(对齐 AN2738 §7 标准算例)。

Step 1 — CBOOT 选型

最小电容由允许 HS 每次开启的 VGS 跌落决定:设 ΔVboot_max=1V 则

C B O O T_min = Q g /Δ V b oo t_ma x = 30 nC /1 V = 30 nF

选 CBOOT=100nF/25V X7R(3.3× 裕量,AN2738 标准推荐)。验证最高占空比充电压降:Dmax=0.90 → T_charge=(1-0.90)×50μs=5μs → I_ch=30nC/5μs=6mA → Vdrop=6mA×120Ω=0.72V → VGS_HS=15-0.72=14.3V ≫ Vth ✓(此值与 AN2738 §7 完全吻合)。

Step 2 — 死区时间(RDT=39kΩ)

MOSFET 关断时延估 100ns,加 50ns 余量 → 目标 DT=500ns。由页内公式:

R D T = (D T [μ s] - 0.1) /0.01 = (0.5 - 0.1) /0.01 = 40 k Ω

选 E24 标准值 RDT=39kΩ → DT_actual=0.1+39×0.01=490ns ✓

Step 3 — OC 保护(RSENSE=68mΩ,保护电流 7.35A)

OC trip 设 1.4× 额定 → I_trip_target=1.4×5=7A → RSENSE=Vref/I_trip=0.5V/7A=71mΩ。选 E24 68mΩ → 实际 I_trip=0.5/0.068=7.35A=1.47× Iload_pk ✓。

Smart shutdown 时间常数(CSD=4.7nF,RSD=39kΩ):

$τ 1 = R_O N_O D \times C S D = 50 Ω \times 4.7 nF = 235 ns$ (故障关断响应)
$τ 2 = R S D \times C S D = 39 k Ω \times 4.7 nF = 183 μ s$ (锁存时间=3.66×T_pwm)

τ2/τ1=780:快锁定、慢释放——每次 OC 后 MOSFET 至少被锁 183μs,防连续重试积热。

Step 4 — RGATE 与开关时序

RGATE 取 AN2738 §8 标准值 33Ω(turn-on slow path)+0Ω via 1N4148(turn-off fast path)。等效阻抗:

导通总阻: Rdrv_src(10Ω)+RGATE_on(33Ω)+RGint(5Ω)=48Ω
关断总阻: Rdrv_sink(8Ω)+RGATE_off(0Ω)+RGint(5Ω)=13Ω
Miller 平台电压: VGS_M=Vth+Iload/gfs=3+5/4=4.25V

由 Eq 8/Eq 12 计算切换时间(Qgd=8nC):

T F A LL = \frac{Q g d \times R o n}{V C C - V GS M} = \frac{8 nC \times 48 Ω}{10.75 V} = 35.7 ns

T R I S E = \frac{Q g d \times R o f f}{V GS M} = \frac{8 nC \times 13 Ω}{4.25 V} = 24.5 ns

Step 5 — 开关损耗与 BGV 核查

由 Eq 13:

P D I S S_S W = \frac{V b u s \times I l o a d _ p k \times ( T F A LL + T R I S E ) \times f s w}{2} = \frac{310 \times 5 \times 60.2 ns \times 20 kHz}{2} = 0.93 W/switch

6 个开关管合计: $6 \times 0.93 = 5.6 W$ (占额定输出 0.37%)

BGV 安全核查(Eq 15-16,LPAR=5nH 布局约束,dIF/dt=300A/μs,VFPK=3V):

静态: $V O U T min = - (0.068 \times 5 + 0.7) = - 1.04 V$
动态尖峰: $V B G V = 3 + 5 nH \times 300 A / μ s + (- 1.04) = - 3.46 V$
VBOOT-VOUT=15-(-3.46)=18.46V < 20V ✓ (Table 3 极限)

11. 设计陷阱 G1–G7

本节列 L6390 量产最高频的 7 类系统性失误,每条给错误根因 → 具体失效 → 修正方向。

G1 — Rdrv 漏算导致 RGATE 偏小:L6390 push-pull 输出阻抗约 10Ω(source)/8Ω(sink),设计者常把 33Ω 外部 RGATE 当成 RGtotal。实际 RGtotal_on=10+33+RGint≈48Ω,比预期大 45%;模拟器里预测的 dV/dt 比板测高 30-50%,导致设计裕量虚高、EMI 预合规通过而量产超标。修正:始终用 RGtotal=Rdrv+RGATE_ext+RGint 计算。

G2 — 高调制深度 + 高频时 bootstrap 饥饿:SVM 模式 Dmax≈0.97 时 T_charge=(1-0.97)×T。fsw=50kHz 时 T_charge=0.6μs → I_ch=50mA,Vdrop=50mA×120Ω=6V → VGS_HS=9V < 10V → HS MOSFET 进入线性区,Rdson 急升 3-5×,温升快速累积。修正:计算最坏 Dmax 对应 Vdrop;若超 1.5V 则改用外部 SBD 替换集成 bootstrap DMOS(RDS 典型 2-5Ω vs 120Ω)。

G3 — CSD 过大拖慢 OC 响应:τ1=R_ON_OD×CSD。若误选 CSD=47nF(典型电解旁路值),τ1=50×47nF=2.35μs。IGBT/SiC MOSFET 短路额定时间 SCWT≈2-3μs,此时 SD 响应与 SCWT 比肩——不仅 OC 检测延迟,而且关断开始时 MOSFET 早已进入热失控区。修正:CSD 不超过 10nF;SC 应用须同时加外部快速 DESAT 电路。

G4 — SD 误触发于高 dV/dt 切换噪声:OUT 快速切换(dV/dt=10kV/μs)通过 PCB 杂散电容(<1pF)在 SD 引脚叠加噪声脉冲。若 CSD 过小(τ1≪噪声脉冲宽度),内部 FF 会被置位并锁 183μs——电机出现 180+Hz 异常跳闸节拍。修正:SD 引脚接 RC 低通(100Ω+1nF)做噪声滤波;靠近 GND 引脚布局 SD 路径,减小 ground loop 面积。

G5 — BOOT 引脚 below-ground 击穿(高于 OUT 20V 限):OUT 尖峰向下时 VBOOT 由 CBOOT 维持不变 → VBOOT-VOUT 拉大。当 OUT=-7V(VCC=15V,Table 3 静态极限)同时 CBOOT 又由 VCC 过充(漏电路径不当)→ VBOOT-VOUT=22V > 20V 上限 → HS 浮地段击穿。失效特征:热机后 HS 管异常发热/OFF 时漏流异常。修正:OUT 引脚靠近 LS 源极不留冗余 trace;STTH1L06 钳位二极管+ROUT=2Ω 串联限能。

G6 — SD 保护持续重试积热(电机堵转场景):堵转时电机电流在每次 τ2=183μs 锁定结束后重新上升。L6390 以 1/183μs≈5.5kHz 节奏反复关断-恢复,MOSFET 每次软开通后立即过流,热量积累。若 MCU 未读 SD/OD pin 状态并在 3 次重试后切断 HIN/LIN,MOSFET 将在无主动散热前提下过热损坏。修正:MCU 中断检测 SD/OD 低电平;连续 3 次 → 切断输入并报警;绝不依赖 IC 自身保护完成持续故障隔离。

G7 — 内置运放 SR 不足导致高频 FOC 电流失真:L6390 op-amp SR≥0.5V/μs(AN2738 §6 最小规格)。取增益 G=4,RSENSE=0.1Ω,Ipk=5A → VOPOUT 需摆动 4×(5×0.1)=2V。在 fsw=50kHz、Ton=10μs 时:0.5V/μs×10μs=5V 可覆盖;但在 fsw=100kHz、Ton=5μs 时:仅能摆 2.5V,OPOUT 跑不到顶 → FOC d-q 电流欠幅 20% → 电机效率降低/MTPA 轨迹偏移。修正:fsw>40kHz 须改用外部更高 SR 运放;或缩小 RSENSE+提高增益(保持摆幅需求在 SR 能力以内)。

12. 工作极限 C1–C3

每个 Corner 给角点参数 → 链式后果 → 设计出路三段。

C1 — 高调制深度 + 高频角(Dmax=0.92,fsw=50kHz):T_charge=(1-0.92)×20μs=1.6μs → I_ch=30nC/1.6μs=18.75mA → Vdrop=18.75mA×120Ω=2.25V → VGS_HS=12.75V(尚可);同时开关损耗按比例放大:Psw_total=5.6W×(50/20)=14W(占额定 0.93%,散热预算需重算)。OPOUT SR 在 Ton=10μs 仅刚好覆盖。出路:CBOOT 换 220nF 降 Vdrop 至 ≈1.3V;散热器按 14W 重做热阻计算;若 FOC 精度不够,外加运放。

C2 — 冷启动 −40°C 角:Si MOSFET Vth 约+5mV/°C 正温系数 → Vth(−40°C)≈3+65×0.005=3.3V(略升,切换更慢)。RDS_DMOS bootstrap 温系数较大:典型−40°C 时 RDS 下降至≈80Ω → Vdrop减小到 0.48V → VGS_HS=14.5V(比常温好)。主要风险:VCC 上电曲线若上升缓慢,UVLO 阈值(10.5V)被多次穿越 → IC 反复启动/锁定振荡;同时 UVLO 滞回 1.5V 在低温下因 VCC 供电电阻更大而加剧。出路:确保 VCC 上升时间<1ms(10μF 电解 + 100nF 陶瓷 +LDO 能力验证)；OC RSENSE 阻值在−40°C 变化不超过±50ppm/°C(选 Vishay 精密合金)。

C3 — 持续过载堵转角(1.8×额定电流,持续>100ms):I_stall=9A > I_trip=7.35A → SD 在 τ1=235ns 关断,锁定 τ2=183μs。堵转 100ms 内触发 100ms/183μs≈546 次重试。每次重试 MOSFET 软关断后再次过流能量:E_retry≈Vbus×I_stall×τ1/2=310×9×235ns/2≈328μJ。功率=328μJ×5464Hz≈1.79W 连续加在 MOSFET 上,加上正常 Pcond,Tj 会超出预期。MCU 若未在 3 次(1.1ms)内切断输入,MOSFET Tj 将在 50ms 内从 90°C 升至 150°C 热阻极限。出路:外部控制逻辑在 SD/OD 连续低电平 3 次后硬切 HIN/LIN;可设软起电流斜率限制器(ISRC)避免首次上电堵转大电流直接触 OC。

Cross-references

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L1 总论: topic-gate-driver — 半桥栅驱通用结构
栅压选型: topic-mosfet-vgs-selection — VGS 范围
Rg 选型: topic-mosfet-rg-selection — Cdv/dt 误开通的物理本质
手册解读: topic-mosfet-datasheet-reading — QG 与 RGATE 决定开关时间
IC 选型: topic-gate-driver-ic-landscape — L6390 在产品矩阵中的位置
逆变应用: topic-inverter-gate-driver — 电机驱动整机视角
SiC 高级保护: topic-sic-driver-advanced-features — smart shutdown 思想在 SiC 上的演进