电荷泵 (Switched-Capacitor Converter)

在讲任何公式之前,先把这个器件的物理图像立起来:电荷泵是一台没有磁性储能元件的 DC-DC。Buck/Boost 靠电感在开关周期内把能量以磁场形式暂存再释放;电荷泵把储能介质换成电容,靠开关把电容在"充电构型"和"泵出构型"之间来回切,用电场储能完成同样的电压变换。去掉电感带来三个直接好处:高度极低(没有绕线磁芯)、EMI 频谱干净(没有 di/dt 大的电感电流环)、成本与占板面积小,因此它统治了 μW–W 级的小电压变换(bootstrap 栅驱、LCD/EEPROM 偏置、单电源产负压、超低功耗 MCU 内部电源)。

代价也来自"没有电感"这一点。电感能在任意占空比下连续调节能量搬运量,所以 Buck 的变比 $M(D)=D$ 是连续的;电容只能整块地串并联,于是电荷泵的变比被拓扑锁死在离散值上——倍压器只能给 ×2、反相器只能给 ×−1、Dickson 多级只能给整数 ×N。想要 ×2 和 ×3 之间的任意比,只能靠后级 LDO 掉压或靠调开关频率改变 Rout 来"垫"(见 §5、§9),而这两种垫法本质都是 LDO 式的有损调节。

真正把电荷泵和"理想变压器"区分开的,是它带载后必然掉压。可以用一句话概括其稳态模型(Seeman thesis 图 1):电荷泵 = 一个变比为 n 的理想直流变压器(空载输出 $nVin$)+ 一个串联电阻 Rout。这个 Rout 不是某个寄生电阻,而是把"电容每周期充放电的能量损耗"和"开关导通损耗"全部折算成的一个等效实电阻——它是本页的技术核心,§3、§4 从第一性原理把它推出来。

最简单也最能说明机理的是倍压器(voltage doubler):一个飞跨电容 Cfly、四个开关、一个输出电容 Cout。它在两个不重叠的时相之间切换,把 Cfly 当成一只"电荷桶"在输入和输出之间来回倒。

• 充电相(phase 1):Cfly 与输入并联,被充到 $Vin$;此时输出与 Cfly 断开,负载暂时只靠 Cout 上的存量供电(这半个周期输出必然下垂,是纹波的来源,见 §6)。
• 泵出相(phase 2):Cfly 的底板被切到 $Vin$,于是它的顶板被"抬"到约 $2Vin$,再通过开关接到 Cout,把电荷灌进输出,输出被顶到接近 $2Vin$。

空载时输出就是理想变比乘输入:

关键在"每周期能搬多少电荷、搬的时候丢多少"。每个泵出相 Cfly 向输出交付的电荷 $q=Cfly\cdot \Delta V$,这股电荷要经过开关的导通电阻、还要在有限的半周期时间里完成充放电——两者都造成损耗,并表现为带载后输出的下垂。把这两类损耗折算成串联电阻,就是下面两节要推的 Rout。

Rout 有两条渐近线,分别对应两种物理机制。第一条是慢开关极限(slow switching limit, SSL):开关频率足够低、开关电阻可忽略,以至于每个时相里电容都完全充放电到平衡,电荷以脉冲形式瞬间转移(Seeman COMPEL 2006 §II-A)。此时损耗全部来自"电容在两个电压之间被强行充放电"的不可逆能量耗散——即经典的 $\frac{1}{2}C\Delta V^2$ 电容切换损耗。

推导用电荷倍率向量(charge multiplier vector):对任一标准两相 SC 电路,可为每个电容定义系数 $aci$ = 该电容一周期内流过的电荷 ÷ 交付给输出的总电荷 qout(Seeman COMPEL Eq.1–7)。对第 i 个电容,一周期电压变化 $\Delta vi=qi/Ci=aci\cdot qout/Ci$。把 Tellegen 定理套到两个时相(输入短路、输出接理想电压源),各电容的损耗求和后除以 $qou{t}^2$,并注意 $qout=Iout/fsw$,直接得到 SSL 输出阻抗(Seeman COMPEL Eq.9):

物理读法:Rssl 随 fsw 反比下降($\propto 1/fsw$)——频率越高、每周期搬得越勤、单次搬运的电压摆越小、$\frac{1}{2}C\Delta V^2$ 损耗越低。对倍压器,飞跨电容承载了全部输出电荷,故 $aci=1$,SSL 塌成一条极简式:

这正是所有充电泵 datasheet 里那个 $1/(fsw\cdot C)$ 项的来源(§8 会看到 LM2775 用的就是它)。对 N 级 Dickson 多级泵,每级泵电容都要过一遍全额输出电荷($aci=1$),N 只等值电容串起来则 $Rssl\approx N/(C\cdot fsw)$——级数越多、SSL 阻抗线性上升,这是 Dickson 做高倍压比时电流能力掉得快的根因。

第二条渐近线是快开关极限(fast switching limit, FSL):开关频率足够高,以至于半个周期根本来不及让电容充放到平衡,电容电压近似恒定、电流在每个时相内近似恒定(Seeman COMPEL §II-B)。此时损耗只剩开关(及 ESR、互连)的导通 $I^{2}R$。定义开关电荷倍率 $ari$ = 该开关在其导通相流过的电荷 ÷ qout;50% 占空比下,开关导通期的电流恒为 $iri=2ariIout$(Eq.12,因为 qout 在半个周期内流完,平均电流翻倍)。把各开关的导通损耗求和除以 $Iou{t}^2$(Eq.13→14):

对倍压器,四个开关每个在自己的相里各过一遍全额输出电荷($ari=1$),于是:

即"两倍于四个开关的总导通电阻"——这与 LM2775 datasheet 原话"Rout ≈ 二倍于四个开关的电阻"逐字吻合(§8 交叉核)。注意 FSL 与 fsw 无关、只由开关尺寸(Ri)决定:开关做得越大 Ri 越小,但栅极驱动损耗和芯片面积随之上升。

两条渐近线随频率一升一平,真实 Rout 是二者的平滑过渡。Seeman thesis 用仿真验证,总输出阻抗可由二次求和逼近(thesis Eq.99):

于是完整的带载模型是:

两条线相交处定义 SSL/FSL 拐点频率 $fs{w}^{\ast }$(令 $Rssl=Rfsl$):

工程含义很实用:$fsw\ll fs{w}^{\ast }$ 落在 SSL,受电容限制,加大 Cfly 或提频能显著降 Rout;$fsw\gg fs{w}^{\ast }$ 落在 FSL,受开关电阻限制,再加 Cfly 几乎没用,只能换更大开关或降 Ri。选器件前先算 $fs{w}^{\ast }$,就知道当前设计卡在哪条线上——这是电荷泵最容易被跳过、却最决定"该往哪使劲"的一步。

电荷泵最反直觉、也最容易被误用的地方,是它的效率有一条与开关质量无关的结构性上限。从电荷守恒出发:理想 SC 变换器输入输出电荷由变比锁定,倍压器每交付一份输出电荷 qout,输入侧就要吞 $N\cdot qout$(倍压 N=2 则 $Iin=2Iout$)。于是(LM2775 datasheet Eq.3):

把它和带载模型 $Vout=NVin-IoutRout$ 一起看,损耗恰好是

全部损耗都记在 Rout 上——这印证了 §1 的模型。但真正的杀手是分母那个 $NVin$:哪怕 Rout=0(理想开关),只要应用要的 Vout 低于 $NVin$,效率就掉到 $Vout/(NVin)$,多出的 $(NVin-Vout)$ 被无损地……不,被有损地烧在内部,机理与一颗从 $NVin$ 这条虚拟轨供电的 LDO 完全等价(Seeman thesis §5.1 明说:靠调频稳压"效率上等同于串一个 LDO")。倍压 N=2 时上限写作:

这条式子直接决定选型:只有当 $NVin$ 恰好略高于 Vout 时电荷泵才高效。举例目标 5 V、倍压器(N=2):

结论:电荷泵不是"随便升压都能用",而是在输入范围窄、$NVin$ 贴着目标输出、又不许放电感的场景才有吸引力;输入一宽(如单节 Li-ion 2.7–4.2 V 打 5 V),顶端效率必然难看,这时要么接受、要么退回电感式拓扑。

输出纹波来自 §2 里那半个"充电相"——泵出相结束后、下一次泵出之前,输出与 Cfly 断开,负载只能从 Cout 抽电,Cout 电压按 $I=CdV/dt$ 下垂,直到下次泵出补回。用放电近似(LM2775 datasheet Eq.6→7,把非重叠时间与 ESR 计入,有效放电时间约 0.6 个周期):

两项:第一项是电容电荷项(∝ 1/(Cout·fsw)),第二项是 ESR 项。陶瓷电容 ESR 极低(< 15 mΩ),纹波几乎全由电荷项定;若误用钽电容/铝电解,ESR 项会反客为主。提频、加大 Cout 都能压纹波,但提频受开关损耗限、加 Cout 受占板/DC-bias derating 限。

这里埋着一个经典陷阱:MLCC 的直流偏压 derating。一颗标称 10 µF/10 V 的 0402 X5R 电容,偏到 5 V 工作点时实际容值可能只剩 ~2 µF(datasheet 明确警示)。纹波、Rout 的 SSL 项、环路都必须用derated 后的容值算,拿铭牌值算会乐观 5 倍。这与 Buck 输出纹波 里"用 derated Cout 算环路"是同一条纪律。

电荷泵的"变比 N 离散"这条约束,具体表现为几个固定拓扑,各用不同的电容串并联结构换不同的 N。理解它们的关键仍是那句话:N 决定空载输出,Rout(由 §3/§4 的 aci、ari 定)决定带载能力。

选型顺序永远是:先由 $Vout/Vin$ 定最接近的 N(让 $NVin$ 略高于 Vout 以守住 §5 的效率上限),再用 §3/§4 的 Rssl+Rfsl 核"这个 N 下能不能出得起需要的电流",最后用 §6 定电容。Dickson 每加一级 Rssl 线性涨、效率上限 $Vout/(NVin)$ 也随 N 抬高的分母走低,所以高倍压比的 Dickson 只适合 μA–mA 级(如编程电压),想要几十 mA 就得回倍压/电感式。

用一颗真芯片走完整流程。场景:单节 Li-ion(2.7–4.2 V,低电截到 2.4 V)给一块高度受限、EMI 敏感的 RF 小板供一条 5 V 轨、Iout ≤ 100 mA(峰值 150 mA),不许放电感(高度 + EMI),纹波 < 30 mV。选 TI LM2775:开关电容稳压倍压器(内部"预稳压 + ×2 + Rout"三段模型),Vin 2.7–5.5 V、输出稳压 5 V ± 4%、最大 200 mA、fsw 2 MHz(典)、WSON 封装、PFM 轻载省电。外围三只陶瓷电容:Cfly=1 µF X7R、Cin=Cout=10 µF 0402 X5R。

第 1 步 算 Rout(SSL + FSL)。用 §3/§4 的公式,fsw=2 MHz、Cfly=1 µF:

• SSL:$Rssl=\frac{1}{fsw\cdot Cfly}=\frac{1}{2\text{M}\times 1\mu }=0.5\Omega$。
• FSL:datasheet 给四开关导通分量共 3.0 Ω(即每只 ≈ 0.375 Ω,$Rfsl=2\times 4\times 0.375$)。
• ESR:$4\cdot ES{R}_{Cfly}+ES{R}_{Cout}\approx 4(15\text{m})+15\text{m}\approx 0.075\Omega$,陶瓷可忽略。
• 合成:datasheet Eq.2 用线性和(保守包络)$Rout\approx 3.0+0.5+0.075\approx 3.5\Omega$,与 datasheet 典型值 3.5 Ω 逐字吻合;Seeman 的平滑式 $\sqrt{3.0^2+0.5^2}=3.04\Omega$ 是内插下界。设计取 3.5 Ω。

SSL/FSL 拐点:$fs{w}^{\ast }=\frac{1}{Rfsl\cdot Cfly}=\frac{1}{3\times 1\mu }\approx 333\text{kHz}$。工作 2 MHz 远高于 333 kHz → 深在 FSL、受开关电阻限。推论:再加大 Cfly 几乎不降 Rout(datasheet 原话印证"增大飞跨电容对输出电流能力仅微小改善");想降 Rout 只能靠更大开关(更小 Ri)或更高 fsw。这一步就把"该往哪使劲"钉死了。

第 2 步 效率与工作区(核心)。LM2775 是稳压倍压器:当 $2Vin>5$ V,内部预稳压器把多余电压烧掉、把输出锁在 5 V(此时就是 §5 的 LDO 等价段);当 $2Vin$ 掉到 5 V 附近,预稳压无余量,芯片退化成开环倍压器,输出按 $Vout=2Vin-Iout\cdot Rout$ 下垂(datasheet Eq.1)。用 Eq.3/Eq.5 算三档(Iout=100 mA、Iq≈5 mA fixed 模式):

在 2.4 V 掉出稳压:$Vout=2\times 2.4-0.1\times 3.5=4.8-0.35=4.45$ V,$\eta =4.45/4.8\approx 93\%$。这张表就是 §5 效率上限的实物证据:满电 4.2 V 时倍压器只有 60% 效率,因为 8.4 V 被压到 5 V,2/5 的电压被当 LDO 烧掉——不是芯片差,是倍压器的结构宿命。若这条 5 V 轨全程大电流,应考虑电感式 Buck-Boost;之所以还选电荷泵,是因为 RF 板高度/EMI/BOM 权重压过了那点效率。

第 3 步 输出纹波。Cout 铭牌 10 µF,但偏到 5 V 时 derate 到 ≈ 2 µF(0402 X5R 典型,§6 陷阱)。用 Eq.7、Iout=100 mA:

18 mV pp < 30 mV 目标,过。若用铭牌 10 µF 算,总纹波约 6 mV(电荷项 3 + ESR 项 3),总纹波乐观约 3×;其中纯电荷项乐观 5×,ESR 项与容值无关、不随 derate——DC-bias derating 是这里最常翻车的点,必须用 derated 容值。峰值 150 mA 时纹波 ×1.5 ≈ 27 mV,仍在目标内。

第 4 步 电流能力与热。datasheet 200 mA 上限对 Vin 3.1–5.5 V;Vin=2.7 V 时降到 125 mA——正是因为掉出稳压后要保 5 V 需 $2\times 2.7-Iout\times 3.5\ge 5$ → $Iout\le 114$ mA(与 125 mA 规格吻合)。本设计 100 mA 峰 150 mA 有余量。热:最恶劣 Vin=5.5 V/200 mA 时 PD ≈ 5.5·(0.4+0.005) − 5·0.2 ≈ 1.23 W(η=5/11≈45%);本设计最恶劣 4.2 V/150 mA → PD ≈ 4.2·(0.3+0.005) − 5·0.15 = 1.28 − 0.75 = 0.53 W,WSON 带热焊盘可散,Tsd 150 °C 有裕度。输入电流限 600 mA(输出对地短路时),启动/短路浪涌靠它钳。

一句话复盘:选 LM2775 不是因为它效率高(顶端只有 60%),而是它把无电感、低 EMI、低高度、3 只陶瓷电容的 5 V 轨做到了 100 mA;设计的关键判断全在第 1、2 步——算出深在 FSL(加 Cfly 无用)、认清效率被 $Vout/(2Vin)$ 封顶(满电最差),后面纹波/热都是水到渠成。

前面几节讲的是开环电荷泵——变比一定、输出随负载下垂。工程上真正难的是:在输入、负载、面积、静态电流都受限时,输出能否保持在可用且可预测的范围。恒频稳压电荷泵就是为此出现:它保留标准两相倍压器的串并联充放逻辑,却把"每周期灌进多少电荷"交给误差放大器控制,于是开环倍压器变成一个能谈输出规格的片上电源。

它闭环的方式是按周期调电荷,而不是连续拉控制线。相位长度与时钟频率固定,环路不改拓扑,只在充电相调节进入 Cfly 的电荷量:输出偏低→本周期多灌;偏高→少灌。于是下一相 Cfly 与输入串联时送到输出的净电荷随之变化,输出被拉回目标。这种"固定频率、按周期调电荷"相对跳脉冲/变频的最大价值不是控制更简单,而是噪声频谱可预测——开关能量锁在确定基频及谐波上,mixed-signal ASIC、片上参考和采样链更容易围绕已知频点做隔离滤波;对几毫安级偏置电源,这个优点往往比多拿几个百分点效率更值。

但"有反馈"不等于"能像理想 DC-DC 自由稳压"。它的上限先由电荷传递拓扑封顶,再被路径损耗和离散时间闭环收紧,三者绑在同一组参数上:

• 效率上限先被倍压拓扑封死,同 §5:对理想稳压倍压器 $\eta \le \frac{Vout}{2Vin}$。目标 3.2 V 时,Vin=1.8 V 可达 ≈ 89%(输入接近理想倍压边界),Vin=3.5 V 只剩 ≈ 46%(输入本就接近目标,倍压开始浪费)。实际还被三类非理想项继续拉低:控制电路静态电流、充放路径导通/ESR 损耗、fully-integrated 结构里的底板寄生电容。
• 负载调整率天生分两段:误差放大器与充电通道未饱和前,输出随 Iout 近似线性下垂(可稳压区);一旦每周期可修正电荷跟不上负载抽走的电荷,输出比线性外推更快塌下去(塌陷区)。每周期修正能力可写成 $\Delta Qcorr\propto \frac{Gm}{fsw}(VREF-Vout)$,而真正能搬到输出的净电荷还受 Cfly、路径电阻和有效充放时间约束。设计抓手三条:增大 Gm(降闭环输出阻抗)、增大 fsw 或 Cfly(提单位时间总搬运电荷)、降路径电阻/源阻抗/ESR(把前两项的"理论修正能力"兑现成输出能力)。但都有饱和边界:充电管一进饱和或半周期来不及充放,环路即失稳压、退化成受路径电阻限制的开环倍压器。所以评估这类电源不能只问"空载能否倍到目标",必须问当前 fsw·Cfly 和路径时间常数下最大可维持稳压的负载电流是多少。
• 稳定性必须按 sampled-data system 理解:环路每充电半周期才修正一次电荷,本质是离散时间系统。决定稳定性的无量纲量不是"Gm 大不大",而是 Gm 相对 fsw·Cfly:太小→输出阻抗高、负载调整率差;太大→每周期修正过量,出现周期间交替的过冲/欠冲。稳压能力与稳定性不是两颗独立旋钮,而是被"每周期修正多少电荷"这同一物理量绑住。别一味套 LDO 的连续时间直觉去拉高环路增益。

把恒频稳压电荷泵从"原理可行"做成"芯片可用",难的不在倍压关系,而在参考源、保护与可靠性。这类实现的代表性,在于它把参考、调节、保护都嵌进同一套开关电容闭环,让升压后的输出节点高于输入,而参考与运放本身仍工作在更低电压。

单 PN 结开关电容基准降低了低功耗片上参考的成本。它不用传统连续时间 bandgap 的"两只 PN 结 + 电阻网络 + 高精度运放",而让同一个 PN 结在两个时刻工作于不同电流密度,从时间域得到 $\Delta VBE=VT\ln n$(n 为两相电流密度比,与变比 N 无关)。价值三点:只需一个 PN 结,面积与匹配压力更低;主要依赖电容比而非超大电阻,更适合亚微安级片上实现;采样机制天然抵消 OTA 失调,误差放大器不必做成高精度连续时间放大器。同一采样机制还让输出温漂在 CTAT/PTAT/近零温漂间调配(调电容权重而非另起参考源),更像可编程 bias generator。代价:几毫安级 charge pump 里,OTA 和时钟系统的静态电流很可能比功率级导通损耗更早成为上限,控制电路功耗不能当二阶项。

启动、短路与体偏置管理决定能否量产。为在低输入端仍供几毫安,充放开关必须做大;但大开关把启动和短路电流同时放大,最坏浪涌足以先打坏 bond wire 或片上金属线——启动保护不是外围附加,而是拓扑成立的先决条件。做法不是"把开关做小",而是按两相机理分别限流:哪一相最坏条件会进深饱和,就在哪一相单独钳峰值电流,可把潜在数百毫安短路浪涌压到约 65 mA–74 mA。同样不能当 housekeeping 的,还有非重叠时钟与 pMOS 动态体偏置:两相时钟一旦重叠就出大直通尖峰;而输入输出电位在启动/掉电/故障时会互相交叉,pMOS bulk 不能永久绑到某根固定轨——要实时比较 Vin 与 Vout,把更高电位送给相关 pMOS 的 body bias 与时钟驱动电源,并给比较器加迟滞与掉电判据,避免电位交叉附近的抖动和寄生 PNP 误导通。对 fully-integrated charge pump,dynamic body-bias 是主电源设计的一部分,不是版图收尾。

实测把"6 mA"标成一条工作区分界线。这类电源甜点不是"凡升压都能用",而是自供电 mixed-signal ASIC 的几毫安级专用 rail。某实现把 1.8–3.5 V 输入稳压到 3.2 V、最低输入端仍供约 6 mA:实测在 Vin≈1.85 V、负载低于约 6 mA 时输出下垂斜率约 20 mV/mA(可稳压区),一超过这条边界斜率恶化到约 120 mV/mA(塌陷区)——正是 §9 两工作区模型的实物验证。输出精度上,同晶圆空载输出三西格玛离散度约 1%,跨晶圆未修调总误差约 3%,说明它是真能定义输出规格的片上电源,而非凑合的开环偏置发生器。同时电池电流大致仍是负载电流两倍(N=2 的电荷守恒),系统价值来自无电感、固定频谱、低 BOM、低漏电,而非高功率效率。并回本页框架:要固定频谱、无磁件、片上集成、几毫安级输出时,恒频稳压电荷泵有明确甜点;输入已接近目标输出且噪声要求极高时,LDO 往往更自然;输出功率继续上升或不愿接受 $\eta \le Vout/(2Vin)$ 这类结构性上限时,回电感式拓扑。

电荷泵的公式严格成立,但真实设计翻车往往不在公式而在这几处"看着对、实则咬人"的地方——每条都对应过工程事故,逐条对照。

• G1 未算 SSL/FSL 拐点就往 Cfly 加钱:深在 FSL($fsw\gg fs{w}^{\ast }$,如 §8 的 2 MHz ≫ 333 kHz)时加大 Cfly 几乎无用——只能换更大开关/降 Ri;深在 SSL 才轮到加 Cfly/提频。先算 $fs{w}^{\ast }=1/(Rfsl\cdot Cfly)$,再决定往哪使劲。
• G2 效率被 $Vout/(NVin)$ 结构性封顶,不是芯片差:选 N 让 $NVin$ 略高于 Vout;输入范围一宽(如满电 Li-ion 2.7–4.2 V 打 5 V,顶端 $\eta \le 60\%$),换芯片救不了——这是拓扑定的天花板。宽输入 + 大电流 → 换电感式。
• G3 MLCC 直流偏压 derating 5 倍:10 µF/10 V 的 0402 X5R 偏到 5 V 可能只剩 ≈ 2 µF;纹波($\Delta V\propto 1/Cout$)、Rout 的 SSL 项($\propto 1/(Cfly\cdot fsw)$)、稳压型环路增益都要用 derated 容值算,拿铭牌值算乐观 5 倍——是最普遍的安静错误。
• G4 Cout/Cfly 用钽/铝电解:ESR 项($2Iout\cdot ESR$)会盖过电荷项把纹波暴涨;必须用低 ESR 陶瓷,或在钽旁并一颗小陶瓷把净 ESR 拉低到 ≤ 20 mΩ。
• G5 Iin 按 Iout 额定:$Iin=NIout$(倍压 N=2 则 $Iin=2Iout$);输入源、保险丝、Cin 的额定与 RMS 电流都必须按 $Iin$ 算;误按 $Iout$ 选会低估输入纹波/源阻抗压降(LM2775 的"预稳压"就是来压这股纹涌的)。
• G6 只按稳态电流选开关忽略浪涌:启动/短路瞬间飞跨电容完全放电,峰值浪涌可达稳态电流的数倍;大开关放大浪涌会先打坏 bond wire 或片上金属线。LM2775 的 600 mA 输入电流限是先决条件,必须有——别只看连续电流额定。
• G7 变比离散,想要中间比只能有损垫:靠后级 LDO 或调频改 Rout 来垫输出,本质都是 LDO 式损耗($Ploss=Iout(Vtarget-Vout)$);需要连续可调且高效,电荷泵不是答案——换带占空比控制的电感式拓扑。
• G8 热是小封装的真约束:$PD$ 在满电 + 满载最恶劣(§8 表:4.2 V/150 mA → 0.53 W);WSON 热焊盘必须缝到地平面,撞 $Tsd$(150 °C)后芯片进保护、输出脉动、热循环造成长期失效。

电荷泵的工作窗口由以下三条硬约束联合决定,每条都对应一类不能靠换芯片救的设计失败场景。

• C1 变比离散 × 宽输入效率崩:变比 N 由拓扑一次定死(×2/×−1/×½/×N),连续可调只能靠有损垫。当输入范围宽时(如 Li-ion 2.7–4.2 V 打 5 V),倍压器满电端 $\eta \le 60\%$——宽输入 + 效率要求 > 70% 的场景,电荷泵结构性失效;应从选型阶段就切换到电感式拓扑,不是调参数能救的。
• C2 深 FSL 时 Cfly 边际趋零 × 电流能力三取严:工作点深入 FSL($fsw\gg fs{w}^{\ast }$)后,$Rout\approx Rfsl$,加大 Cfly 只把 $Rssl$ 压得更低但 $Rfsl$ 纹丝不动——$Rout$ 实际不变。同时,电流能力受三道限取最严:Rout 定的输出下垂($\Delta V=Iout\cdot Rout$)、芯片输入电流限($Ilimin=600$ mA)、热($PD=Iou{t}^2\cdot Rout$)。设计时三道一起核,任一先触底;加 Cfly 只能救 SSL 区,在 FSL 区是徒劳。
• C3 Dickson 高 N 限 × 稳压型稳定性边界:Dickson N 级泵 $Rssl\approx N/(C\cdot fsw)$,每加一级 Rssl 线性涨、效率上限 $Vout/(NVin)$ 的分母随 N 涨而不断压低——高倍压比 Dickson 功率能力和效率同时下降,只适合 μA–mA 级。稳压型电荷泵是离散时间系统,稳定性看 Gm 相对 $fsw\cdot Cfly$ 的比值:过小则输出阻抗高、负载调整差;过大则周期间过冲/欠冲振荡——不能套 LDO 连续时间直觉拉高 Gm。