瞬态热阻抗 Zth(t) — 脉冲功率热设计

先把 Zth 与 Rth 的关系钉死：Zth(t) 不是换了名字的稳态热阻，而是器件在阶跃功率激励下的瞬态温升响应。给器件从 t=0 起施加恒定加热功率 PH，同时把参考面（外壳 / mounting base）保持在初温，则瞬态热阻抗定义为温升除以功率（ROHM 63AN040E Eq2）：

这条曲线（上图，双对数坐标）有三个必须记住的极限与物理读法：

• t → 0：$Zth\to 0$——热容还没充电、温度尚未上升。
• t → ∞（脉冲 > ~1 s，达热平衡）：$Zth\to Rth$——曲线进入平台，等于稳态热阻（Nexperia AN11261 §2）。
• 中间过程：指数式上升，由芯片、焊料、DBC、底板、TIM、散热器各层 R/C 时间常数从小到大依次接力充电。

对单一发热区（single active area）的离散器件，若在宽度 tp 的矩形脉冲内施加功率 P，则峰值温升就是 $\Delta Tj=P\cdot Zth(tp)$。关键量级感：典型功率 MOSFET 的 $Zth(1\mu s)$ 可能只有 Rth 的百分之几，$Zth(100\mu s)$ 也远小于 Rth——这就是短路保护、浪涌钳位、pulsed-current 额定敢让器件短时承受几十倍稳态功率的物理依据。短路保护 timing budget 必须用 Zth(tp) 而非 Rth 算峰值结温，否则会把一个安全的设计误判成烧毁，或反之。

Zth 曲线不是仿出来的，是测出来的，理解测量方法才能理解 datasheet 上那条曲线的适用边界。现代标准是 JEDEC JESD51-14（Transient Dual Interface，TDI），它绕开了最不可靠的环节——用热电偶测壳温（ROHM 63AN040E 指出壳温测点偏 1 mm 就能带来 16% 的 RthJC 误差：同一器件 point A 读 0.642 °C/W、point B 读 0.744 °C/W）。

TDI 的核心是只测结温、不测壳温，用 pn 结正向电压作温度探头：

• K 因子：pn 结正向压降随温度的斜率约 −2 mV/°C（ROHM Fig5）。先在恒流小电流下标定 VF–T 曲线得到 K 因子。
• 加热—冷却瞬态：大电流 IH 把芯片加热到稳态，瞬间切到小测量电流 IM，记录 VF 的冷却曲线，用 K 因子换算成结温冷却曲线 Tj(t)，微分即得 Zth(t)。
• 双界面分离出 RthJC：分别在"有导热脂 / 无导热脂"两种壳—冷板接触电阻下各测一条结构函数（structure function），两条曲线的分岔点就是外壳界面，从结到分岔点的累积热阻即 RthJC——不需要任何壳温测点。

由此推出一条最常被违反的工程纪律：JESD51-14 定义的 TC 参考点在物理上并不存在，所以拿热电偶贴一个"自认为是壳"的点、再用 $Tj=RthJC\cdot P+Tc$（ROHM Eq3）反算结温是典型误用——热像仪 / 热探头只适合读慢变量边界，不适合当 Zth 计算的参考点。datasheet 给的是 $Zth(j\text{-}c)$（或 $Zth(j\text{-}mb)$，结到 mounting base），它默认参考面等温；一旦脉冲长到外壳自己也蓄热，这个假设就破（见 §10）。

要把测得的 Zth(t) 曲线变成能进 SPICE、能叠加任意波形的模型，靠热-电类比：温差 ↔ 电压、功率 ↔ 电流、热阻 ↔ 电阻、热容 ↔ 电容（Nexperia AN11261 Table2），于是热扩散问题变成 RC 网络求解问题。最常见的形式是 Foster 网络——把 Zth 半经验地拟合成若干并联 RC 支路的串联。

Foster 网络（上图）的阶跃响应写成指数和，形式紧凑、最方便用最小二乘拟合 datasheet 曲线（Nexperia AN11261 Eq2-3，Fig2-3）：

每一项 $Ri(1-e^{-t/\tau i})$ 是一条"充电曲线"，n 条叠加就复现整条 Zth(t)。但 Foster 的致命限制是它的节点没有物理意义：

• 各 Ri、Ci 是拟合参数，不能由器件材料常数算出，也不对应芯片、焊料、DBC 任何真实界面温度（Nexperia AN11261 §5：node-to-node 热容"没有物理实在性"）。
• 因此 Foster 网络不能从中间截断、不能在中间节点外接另一个网络（比如"我换个散热器，把散热器 RC 串到某节点后面"）——这么做物理上是错的，会得到无意义的结果。

结论：Foster 最适合复现器件自身的整体瞬态曲线，datasheet 给的参数就是 Foster（或直接给 Zth 曲线表）。要往板级 / 系统级散热链延伸，必须先转成 Cauer。

Cauer 网络的价值恰好补上 Foster 的短板：它把热流路径按更接近真实结构的层次展开，节点可以有物理意义。结构上是串联 R + 每个节点对地（环境 / 参考温度）并联 C（Nexperia AN11261 Fig4；ROHM Fig10 结构函数的一维 RC 网络）。

Cauer 各级近似对应一层真实材料（ROHM Fig10-11 的结构函数分层）：芯片 → die attach（焊料 / 银烧结）→ 引线框 / DBC → 封装基体 → TIM / 散热器。物理意义带来两个 Foster 给不了的能力：

• 可在任意节点截断——只想算芯片内部温升、或读某一层界面温度都行。
• 可在末端外接外部 Cauer 网络（PCB、TIM、散热器、冷板），把器件级模型延伸到系统级；接线纪律是外部网络的末端必须接回环境源（Nexperia AN11261 §5）。

真器件锚：Nexperia 为 BUK7S1R0-40H（40 V LFPAK88 功率 MOSFET）提供 5 级 Cauer 网表（AN11261 Fig6），R 和 C 都是可查的真值：

五级电阻相加 $\sum Ri=0.400$ K/W，正好等于该器件的稳态 $Rth(j\text{-}mb)$（datasheet typ 0.35 / max 0.4 K/W）——这是一条随手可做的自洽核验：任何 Cauer/Foster 网络的电阻之和必须等于稳态 Rth。datasheet 通常只给 Foster，需数学变换转 Cauer（转换非唯一，一个 Foster 可对应多个 Cauer；见 JESD51-14 / Gerstenmaier 变换，Nexperia Ref3-4）。

有了 Zth 曲线，单次矩形脉冲的峰值结温是最直接的一步。由热网络的线性时不变性质，Zth(t) 就是单位功率阶跃的响应，所以幅值 P、宽度 tp 的矩形脉冲在脉冲末端（温度最高点）的温升是响应与幅值的直接相乘：

这条式子有一个漂亮的自洽点（Nexperia AN11261 Eq4-5）：取 P = 1 W 时 $\Delta Tj$ 的数值就等于 $Zth(tp)$——所以在 SPICE 里给热网络注入 1 A（代表 1 W）单脉冲、读 Tj 节点电压，得到的波形本身就是 datasheet Zth 曲线的数值版（§9 用这招做 sanity check）。

datasheet 上常把 Zth 归一化到 Rth，记 $r(tp)=Zth(tp)/Rth$（0~1 之间的无量纲值），温升写成（TI SLUAAT8 Eq2）：

验证例（Nexperia BUK7S1R0-40H）：该器件 Rth = 0.4 K/W，从 Zth 曲线读 $Zth(4\text{ms})=0.26$ K/W（AN11261 Fig11-12）。若 4 ms 内耗散 120 W，则 $\Delta Tj=120\times 0.26=31$ K；起始 mounting base 125 °C → 峰值结温约 156 °C——与该器件 PWL 仿真第一脉冲结果吻合。这里的关键专家点：同样 120 W 若按稳态 Rth 算是 $120\times 0.4=48$ K，短脉冲的热惯性把温升压掉了约 35%，脉冲越短压得越狠。

单次脉冲只问"这一发会不会顶穿"；重复脉冲还要问"下一发从多热的底座起跑"。周期性脉冲串下，每个 off 段器件只部分冷却，残余热逐周期累积，把有效热阻从单脉冲值抬向稳态 Rth。datasheet 因此给一族占空比曲线 Zth(t, D)（D = ton/Ts，TI SLUAAT8 §2 的曲线族：D=0 单脉冲在最下、D 增大逐条上移，顶部是 D=50%）。

稳态重复脉冲的有效热阻有一个广泛使用的一阶闭式（Cadence system-analysis；归一化形式 $r(D,tp)=D+(1-D)r(tp)$，两端乘 Rth）：

它把两个极限自然连起来：D → 0（单发，off 段无穷长）退化为单脉冲 $Zth(tp)$；D → 1（连续导通）趋于稳态 Rth。峰值结温则是 $Tjpk=Tref+Ppk\cdot Zth(D,tp)$。

为什么必须用双参数曲线而不是"单脉冲值乘占空比"：拿单脉冲 Zth 直接乘 D 会严重低估——正确的加权是"D 份稳态 Rth + (1−D) 份单脉冲值"，占空比越高越靠近 Rth。用 TI CSD19532Q5B 的实测曲线交叉验证：单脉冲 $r(1\text{ms})=0.17$，代入公式 $r(50\%,1\text{ms})=0.5+0.5\times 0.17=0.585$；而 datasheet 曲线族在 1 ms/50% 处直接读到 0.56（TI SLUAAT8 §6）。两者相差约 4%，说明：线性公式是略偏保守的一阶近似，datasheet 的实测占空比曲线才是精确版——需要精度时读曲线，快速筛选时用公式（偏保守=安全侧）。这条 0.17 → 0.56 的跳变也量化了重复脉冲有多凶：同样 1 ms 脉宽，重复 50% 占空比看到的等效热阻是单发的 3.3 倍。

真实功率波形（正弦、衰减振荡、非矩形短路电流）既不是单矩形也不是理想周期串。严格解是把 P(t) 与热阶跃响应做卷积（Nexperia AN11261 Eq1）：

但 datasheet 的 Zth 只是图形化曲线、没有可维护的解析式，卷积难直接算。工程上两条路：

1. 叠加法(superposition)：把 P(t) 拆成一串矩形脉冲，每个脉冲用其上升沿施加一个 +ΔP 阶跃、下降沿施加一个 −ΔP 阶跃，各阶跃响应用同一条 Zth 曲线平移相加。对 n 段阶梯功率，t 时刻结温：

拆得越细越准，但波形一复杂手工叠加迅速失去可维护性（Nexperia AN11261 §3）。这也是"把矩形短路电流保守切几片、逐片叠加求上界"这类手算的理论依据。

2. RC 网络进 SPICE：把 Zth 拟合成 Foster/Cauer 子电路（§3-4），功率作电流源注入结温端，让求解器自动做卷积——功率谱怎么变都不用重推热公式。喂功率的两种方式：把台架测得的时间-功率拐点写成 PWL/CSV（注意每次功率跳变要写"跳变前一点 + 跳变后一点"成对拐点，否则 SPICE 会把陡阶跃误画成斜坡），或让电路自身实时把器件电压电流乘成瞬时功率再注入热网络（见 §9）。

用一颗真芯片走通"从 Zth 曲线反推峰值电流能力"的全链路：TI CSD19532Q5B（100 V N 沟道 NexFET，SON 5mm×6mm / VSON 8-pin）。datasheet 关键参数：$RthJC=0.8$ °C/W、$Tjmax=150$ °C、$VGS=10$ V 时 $RDSon,max(25\hat{\circ }\text{C})=4.9$ mΩ、150 °C 归一化系数 ×2.1（TI SLUAAT8 Eq5-12，Fig6 的 ZθJC 曲线）。

第 1 步 高温 RDSon 与稳态基准：结温上限用的必须是热态 RDSon：

稳态（DC）时用 Rth：$MaxPdiss=(150-25)/0.8=156$ W；$MaxID=\sqrt{156/10.3\text{m}}=123$ A。这是连续电流能力的天花板。

第 2 步 单次脉冲峰值电流：故障 / 浪涌是脉冲，用 Zth 取代 Rth。从 Fig6 单脉冲曲线读 1 ms 处归一化 $r=0.17$，峰值电流公式（TI SLUAAT8 Eq4）：

$Tc=25\hat{\circ }\text{C}$ 时 $Ipk=\sqrt{125/(0.17\times 0.8\times 10.3\text{m})}=299$ A——单发 1 ms 能扛的峰值电流是连续额定 123 A 的 2.4 倍，这就是 Zth 的工程价值。但 $Tc=25$ °C 需要无穷大散热器；取更现实的 FR4 板上限 $Tc=110\hat{\circ }\text{C}$：$Ipk=\sqrt{40/(0.17\times 0.8\times 10.3\text{m})}=169$ A。

第 3 步 重复脉冲峰值电流：改成 1 ms、50% 占空比重复，从占空比曲线读 $r(50\%,1\text{ms})=0.56$（§6 已交叉验证 ≈ 公式 0.585）：

从 169 A 掉到 93 A——同样脉宽，只因变成重复，可承受峰值电流几乎腰斩。可靠性上多数工程师还把重复脉冲的 $Tjmax$ 降额 10~25 °C：取 $Tjmax=130\hat{\circ }\text{C}$，则 $Ipk,rep=\sqrt{20/(0.56\times 0.8\times 10.3\text{m})}=66$ A（TI SLUAAT8 Eq12）。这条"单发安全 ≠ 重复安全"是选型最常踩的坑。

第 4 步 正向温升核验（另一方向用同一曲线）：反过来若已知电流、要核结温，用 $\Delta Tj=P\cdot r\cdot RthJC$。设 150 A、1 ms 单脉冲：$P=150^2\times 10.3\text{m}=232$ W，$\Delta Tj=232\times 0.17\times 0.8=31.5$ K；起始 $Tc=110\hat{\circ }\text{C}$ → $Tjpk=141.5\hat{\circ }\text{C}<150$，安全且与第 2 步 169 A 上限自洽（150 A < 169 A）。

这套口算的边界：它把整段脉冲当成单一 case 温度基准（脉冲期间壳温近似不动），所以只适用于单次 / 近似矩形 / 封装外层尚未蓄热的短脉冲；波形明显非矩形或脉冲长到封装层也抬温，就切回 §7 的叠加法或 §9 的 SPICE。

第二颗器件示范"把 Zth 曲线变成可仿真网络"的全流程：Nexperia BUK7S1R0-40H，用 §4 那张真 Cauer 网表（5 级 R/C，$\sum Ri=Rth=0.4$ K/W）。真正影响仿真可信度的不是参数多精细，而是接线口径、热源定义、校验顺序（Nexperia AN11261 §6）。

第 1 步 定口径：Cauer 子电路暴露结温端 Tj 与参考端 Tmb。把 Tmb 用电压源固定为参考温度（例 0 °C 或 125 °C），器件总耗散功率作电流源注入 Tj 端。总功率必须覆盖真正被消耗的项，别只取主观最大项（AN11261 §6）：

• MOSFET：$P=VDS\cdot ID+VGS\cdot IG$
• BJT：$P=VCE\cdot IC+VBE\cdot IB$
• Diode：$P=VF\cdot IF$

第 2 步 1 W 单脉冲 sanity check：把 Tmb 源置 0、向 Tj 端注入 1 A（=1 W）单脉冲、跑 1 s、读 Tj 电压。因 $\Delta Tj=P\cdot Zth=1\times Zth=Zth$，Tj 波形本身就是 datasheet Zth 曲线的数值版（AN11261 Fig8-9）。这一步先回答三个最关键问题：Tj/参考端有没有接反、厂商网表时间常数量级与 datasheet 是否一致、后续复杂波形若偏差是热模型错还是电损耗建模错。核验点：读 $Zth(4\text{ms})\approx 0.26$ K/W、平台 $Rth=0.4$ K/W，与 datasheet Fig12 一致即通过。

第 3 步 真实功率波形驱动：确认本体无误后再升级到任务波形。若功率轨迹来自台架，用 PWL/CSV 把时间-功率拐点读入电流源（AN11261 §6.2，Table3 给了一段 0→120→24→80 W 的多台阶示例，Tmb 设 125 °C、跑 0.6 s）；每次功率跳变写成成对拐点防止线性插值把阶跃画成斜坡。若要电路自生功率，用行为源 $B1:I=V(d)\cdot I(Vd)+V(g)\cdot I(Vg)$ 实时把漏极、栅极的 $V\cdot I$ 组合成瞬时功率注入热网络（AN11261 §6.3，Fig13：12 V 母线、10 V 栅驱、50 个 1 ms 周期 50% 占空比）。

第 4 步 分清单向链路与双向耦合：上面是"电路生成功耗 → 热网络积分成结温"的单向电热链路（thermal post-processing）；只有当 Tj 再回灌去修正 $RDSon$、阈值电压、开关参数，才构成双向电热耦合闭环。分清这两层，才知道当前仿真到底在做热后处理还是真耦合——这直接决定要不要迭代。

RC 热模型能很好复现 datasheet 短时 Zth，但它是围绕某工作点提取的有限阶近似，不是全温全时间尺度不变的真物理常数。三条边界必须记住（Nexperia AN11261 §7、ROHM 63AN040E）：

• Rth 随温度漂：硅、焊料、封装料、铜、陶瓷的导热率与比热容都随温度变，所以 Ri、Ci 本质是有效参数；与欧姆电阻近似恒定不同，热"电阻"是温度相关量，精确工作要在目标温区取值。
• mounting base 等温假设会破：datasheet 多给 $Zth(j\text{-}mb)$，默认 Tmb 恒温。这对 µs~ms 级单脉冲成立；但脉冲拉到秒级、占空比升高、或平均功耗已把 PCB / TIM / 散热器 / 周围空气一起带热时，Tmb 不再是固定参考点而是系统热链里的动态节点。对 > ~1 s 的脉冲或显著平均功耗，只停在器件级 RC 模型通常不足以支撑系统级判断——必须把 PCB、TIM、散热器接成更完整的外部 Cauer 热路（这也正是 §4 强调 Cauer 可外接的原因）。
• 单结温模型对局部 hot-spot 失效：Zth 口算默认整块 die 均匀受热、单一结温节点有物理意义。一旦进入 hot-swap、soft-start、eFuse、长期线性限流等线性模式，主失效机理变成局部 hot-spot / current focusing / FBSOA 边界，而非整体平均温升。此时正确入口是回到 MOSFET 技术 与 MOSFET SOA 的判断链：先看工作点是否落在热稳定区、对应脉宽的 FBSOA 是否覆盖，再看平均热阻——若 datasheet 没有明确 linear-mode / Enhanced SOA 额定，就不能把标准 trench MOSFET 拿去承受数十~数百 ms 的高 VDS + 高 ID 共存工况。

前面各节的公式都成立，真实翻车往往不在公式而在这几处"看着对、实则咬人"的地方——逐条对照：

G1 单发安全 ≠ 重复安全：single-shot 只说明这一发没出事；重复脉冲要用 Zth(D,tp)、且起始温度随占空比累积抬高（§8 从 169 A 掉到 93 A 就是例证）。别把起始温度误当常量——每发的 Tref 必须是上一发结束时的实际结温。

G2 Foster 节点不能外接散热器：datasheet 给的 Foster 中间节点无物理意义，要串 PCB / 散热器必须先转 Cauer，否则结果无意义（§3）。最常见的误操作：把一个外部散热器的 RC 网络"挂"在 Foster 的某个中间节点上——这在热学上等价于连接一个与真实结构完全不对应的虚拟点。

G3 别用热电偶壳温反算结温：JESD51-14 的 TC 参考点物理上不存在，$Tj=RthJC\cdot P+Tc$ 用错壳点会大偏（ROHM Eq3，1 mm 偏移 16% 误差）。热像仪 / 探针只能读慢变量稳态边界，不能作 Zth 计算的参考点。

G4 网络电阻之和必须等于 Rth：拿到任何 Foster/Cauer 参数先核 $\sum Ri=Rth$（BUK7S1R0-40H 五级相加=0.4 K/W），不等就是抄错 / 单位错。这一步只需加法，5 秒可以完成，却能揪出大量数据录入错误。

G5 非矩形脉冲主热区可能不在电流最大处：短路保护里 fully-on 段电流虽冲到几百安，但 VDS 极低、损耗只是 $I^{2}R$ 量级；真正把温升推高的常是随后的高 VDS 钳位段，损耗主项从 $I^{2}R$ 切成 $V\cdot I$。切片叠加时要保守包住钳位段的 VI 能量，而不是盯电流峰。

G6 PWL 拐点要成对写：每次功率跳变写"跳变前 + 跳变后"两点，否则 SPICE 线性插值把陡阶跃画成斜坡、低估峰值温升。对于短路保护这类陡沿尤其关键：1 ns 跳变被平滑成 1 µs 斜坡会让峰值功率误低几个数量级。

G7 热态 RDSon 才是对的损耗：算脉冲功率用高温（如 150 °C）RDSon，用 25 °C 值会低估损耗 2~3 倍、乐观估结温（§8 用 ×2.1 归一化系数）。IGBT 类似：用高温 VCEsat 而非 25 °C 曲线。这条错误往往让设计通过纸面核算却在热测失效。

worked design 给的是标称点；投产要守住工作空间的边界与取舍：

C1 模型时间窗角（µs → s 跨度）：器件级 Zth 适合 µs~1 s；< 1 s 且 case 近似等温时 datasheet Zth(j-c) 够用，> 1 s 或显著平均功耗必须接系统级热路（§10）。BUK7S1R0-40H 最慢层时间常数约 5 ms：脉冲远短于 5 ms → 纯瞬态、只看近结几级；接近 5 ms → 底板也开始蓄热、不接系统网络就低估温升；超过 100 ms → mounting base 等温假设明确破。判据一句话：脉冲宽度 / 封装最慢热时间常数 ≥ 0.5，就要接完整外部热网络。

C2 高占空比热叠加角（D ≥ 40%）：D 接近 50% 时有效热阻 Zth(D,tp) 趋近 D×Rth+( 1-D)×Zth(tp)，但工程师容易忽略每发起始温度随热底座抬升——平均功耗 Pavg = Ppk × D 不断把 mounting base 温度向热饱和点推进。应同时核：(a) 峰值结温 Tjpk = Tref + Ppk×Zth(D,tp)；(b) 平均结温 Tjave = Tref + Pavg×Rth；(c) Tj 波动幅度 ΔTj 对 Coffin-Manson 寿命的影响——ΔTj 过大会急剧缩短键合线寿命，设计时别只看 Tjpk。

C3 Foster vs Cauer 选择角（系统集成时）：只复现器件自身瞬态曲线 → Foster（datasheet 直接给）；要外接板级散热器或读内层温度 → Cauer（物理可截断可延伸）。混用后果：同一器件若误把 PCB 热阻接到 Foster 中间节点，SPICE 读出的峰值温升可能比真实值低 30-50%——因为 Foster 节点的"虚拟热容"把热量错误地"存储"在不存在的地方，给出一个低估的温升曲线。

C4 线性模式 SOA 角（长脉冲 + 高 VDS）：热保护关注点在 Zth 就够了——前提是器件不进入线性工作区（FBSOA 边界）。eFuse、热插拔、限流模式、线性 LDO 兜底等场景里，器件同时承受高 VDS（未关闭）+ 中等 ID（受 RDSon 调制），主失效机理变成 current focusing / hot-spot 而非均匀结温。此时先查 datasheet 的 FBSOA 脉冲曲线（按脉宽分族），FBSOA 之内才再用 Zth 做热核算；超出 FBSOA 则无论 Zth 多乐观，器件都可能在几十毫秒内局部击穿。

C5 高温降额纪律（Coffin-Manson 寿命）：Tjmax 是失效门槛而非安全工作点。重复脉冲把 Tjmax 降额 10~25 °C（取决于芯片技术和疲劳模型），ΔTj 控制在 30 K 以内延长 10× 键合线寿命（Coffin-Manson 指数 ≈ 2-6，N_f ∝ ΔTj^{-n}）；电流额定留到最恶劣峰值以上；电压额定 ≥ 1.2× 最恶劣关断过冲，SiC MOSFET 尤其要留 VGS 上升尖峰余量（见 topic-sic-gate-loop-parameters）。