3-Level NPC / TNPC 拓扑 — 栅极驱动配置与短路保护

NPC(Neutral Point Clamped):四个 IGBT 垂直串联在 DC+ 到 DC- 之间,中点引出 AC 端。两个钳位二极管 D5/D6 把内管节点钳位到中性点 N($VDC/2$):

• T1 在 DC+,T4 在 DC-(外管,outer)
• T2/T3 在中间(内管,inner)
• D5 从 N 到 T1-T2 中点(正向钳位)
• D6 从 T3-T4 中点到 N(反向钳位)
• AC 输出从 T2-T3 中点引出

TNPC(T-type NPC):T 形拓扑。一对垂直 IGBT(T1/T4)直接接 DC+/DC-,中间一对 IGBT(T2/T3)做 horizontal,横接 N 到 AC:

• T1/T4 走 DC+/AC 和 DC-/AC 路径
• T2/T3 反向串联组成 bi-directional switch,连接 N 到 AC
• 无需钳位二极管(T2/T3 自带反并联二极管充当钳位)

两种拓扑对 IGBT 电压余量的要求差别明显:

TNPC 看起来省一档电压,内管可以选低电压器件(单管 $RDS(on)$ 更小、$VCE,sat$ 更低、损耗更小),但代价是内管余量更紧,active clamping 几乎必装。

工程选哪种 3-level 拓扑很大程度被 DC bus 电压和成本结构决定,而不是单一性能指标。常见的应用映射:

• NPC:1500V 太阳能逆变器(成本敏感、高效率)、大功率 UPS(100kW 以上)、中压变频
• TNPC:低压三电平(<700V DC bus),倾向商用 / 工业级,模块化集成度高
• EV 主驱:2-level 仍主流(SiC + 800V),但部分高压 EV(1200V+ 电池)在评估 3-level NPC

假设当前状态:T1 ON、T2 ON、T3 OFF、T4 OFF。输出连到 DC+(电流通过 T1+T2)。要切换到 zero-state(输出连到 N):

正确顺序:

• 第一步:T1 关断
• 结果:电流换流到 D5 → T2 路径(从 N 走 D5 到 T1-T2 中点,再过 T2 到 AC)
• 此时:T1 阻 $VDC/2$,T2 仍 ON
• 第二步:T2 关断
• 此时电流降到 0,切换完成

错误顺序(T2 先关):

• T2 关断时,T1 仍 ON,电流从 DC+ 经 T1 进来,但 T2 已关,电流被迫换流到 D4(从 T3 反并联二极管直接到 DC-)
• 整段电压 $VDC$ 加到 T2 上 → 如果 $VDC$ > T2 阻塞电压 → 击穿

TNPC 与 NPC 的 commutation 类似但路径更短。从 T1 ON、T2 ON 切到 zero-state:

• 第一步:T1 关断 → 电流换流到 D3(T3 反并联二极管),从 N 经 D3 + T2 到 AC
• 第二步:T2 关断 → 电流断,完成

错误顺序(T2 先关):

• T2 关断时 T1 仍 ON,电流被迫换流到 D4
• 整段 $VDC$ 加到 T2 → 击穿

本质原因:只有 D5/D6 提供"中点放电路径",外管先关让电流换流到中点钳位二极管,内管才能在 $VDC/2$ 下安全关断。错序时电流没有中点路径,被迫走 D4 / D1 这种"全 DC bus 路径",内管承受全压。

工程上这条规则通过 driver IC 的 interlock + dead time 实现。3-level driver(如 SEMIKRON SKYPER12)有特殊的 interlock 逻辑,直接强制外内时序,不需要 MCU 算 dead time。

NPC 拓扑的 commutation 路径分两种,取决于电压电流象限:

• 短 loop(active power,$Iout>0$ 且 $Vout>0$):换流路径 T1 → D5 短闭合,寄生电感小
• 长 loop(reactive power,$Iout>0$ 但 $Vout<0$):换流路径绕到对面 D6 → T3 → T2 长闭合,寄生电感大 2-3 倍

直接后果:reactive power 工作点的 IGBT 峰压比 active power 高很多。光伏 / 工业变频做大量 reactive,这条曲线决定 IGBT 选型余量。

近似公式:

其中 $L_{\sigma }$ 是 commutation loop 寄生电感(典型 100-300 nH),$di/dt$ 取决于 IGBT 关断速度(典型 1-5 kA/μs)。

例:$VDC=1000\mathrm{V}$,$L_{\sigma }=200\mathrm{nH}$,$di/dt=3000A/\mu \mathrm{s}$:

这超过 1200V IGBT 的安全余量(典型 derating 留 200V),必须限峰压。

工程上有两条互补的路:

• 加大栅极电阻 $Rg$:减慢 $di/dt$,降峰压。代价是开关损耗增加。现代 IGBT 的关断过程在大电流时主要由 storage charge 决定,$Rg$ 控制能力有限,这条只能解决一部分
• Active Clamping:把超过阈值的 $VCE$ 反馈回栅极,强制把 IGBT 重新导通,主动钳位。这是 3-level 内管的标配

从 IGBT 集电极接一串 Zener 二极管到栅极,Zener 总击穿电压 $VZener$ 设在期望钳位水平(典型 $VZener=VDC\text{-link}\times 1.05$):

• 正常关断:$VCE$ 上升到 $VZener$ 以下,Zener 不导通,driver 完全控制
• 过压瞬间:$VCE$ 上冲超过 $VZener$,Zener 链导通,电流注入栅极,重新部分打开 IGBT,让 IGBT 进入线性区放电
• $VCE$ 下降到 $VZener$ 以下:Zener 截止,正常关断继续

active clamping 工作时栅极电压波形会出现"二次升高":

• 第一段:driver 把 $VGE$ 从 $VP$ 拉到 $VN$(关断初始)
• 第二段(active clamping 介入):$VGE$ 被反馈电流拉回到约 $Vth$(再次导通)
• $VCE$ 被"压"在 $VZener$ 水平,持续到 di/dt 消耗到不需要钳位
• 第三段:$VGE$ 最终落到 $VN$,$VCE$ 稳定到 $VDC\text{-link}$

这个二次电压平台是 active clamping 工作的可见证据。设计 review 时示波器抓 $VGE$ + $VCE$ 双通道波形是必看项。

哪几个 IGBT 必装 active clamping 取决于该器件的阻塞电压余量 + commutation loop 的寄生电感大小。两种拓扑分别的工程惯例:

• NPC:外管 T1/T4 阻塞电压 = $VDC$,余量足,可以不装 active clamping;内管 T2/T3 必装,因为长 loop 寄生电感大、commutation 路径复杂
• TNPC:外管 T1/T4 同上;内管 T2/T3 几乎必装,因为内管阻塞电压(典型 650V)与 $VDC/2$ 之差只有 150V 余量,任何 $L\cdot di/dt$ spike 都会超阈

工程上"3-level 内管不装 active clamping = 设计缺陷"。

这种短路发生在 IGBT 模块端子之外(典型在 AC 输出线 / 电机绕组 / 变压器初级):

• 电流路径:经 IGBT → 输出电感 → 短路点 → 回 IGBT
• 限流元件:AC 端的 choke / 变压器漏感会限制 di/dt
• 检测:电流传感器在输出回路上能直接测,检测时间窗口宽(几十 μs 量级)
• 关断顺序:严格"外先内后"(detect → 外管 soft-off → 等 commutate → 内管关)

由于电流被 AC choke 限制,关断时序按 normal switching 走即可,tpsc 余量足。

这种短路发生在 IGBT 模块内部或附近(典型:绝缘缺陷 / 金属碎屑 / 母线排短路):

• 电流路径:直接经 DC bus + IGBT,无 AC choke 限制
• di/dt:可达 kA/μs 数量级
• 检测:电流传感器测不到(传感器在 AC 端),只能靠 DESAT(IGBT 自身 $VCE,sat$ 异常抬升来判)
• 关断窗口:tpsc(典型 8-10 μs),超时即破坏

inverter 内部短路是 3-level 工程的死亡场景。所有 IGBT 数据手册都会给 $tpsc$ 规格,设计的 DESAT + soft-off 链路总延迟必须 < $tpsc$。

短路类型再分:

• Phase-to-Phase:相 A 短到相 B,电流必经过两条 phase leg 的外管(T1 或 T4)
• Phase-to-DC:相 A 短到 DC bus(包括 DC+ 和 DC-),电流可能只经过内管(如果短到中点 N)

关键工程结论:phase-phase 短路检测外管 DESAT 充分(电流必走外管);phase-DC 短路检测外管 + 内管都要装 DESAT(电流可能不走外管)。

只在外管装 DESAT 检测就够了。检测到后:

• T1 立刻 soft turn-off(高 $Rg,off,soft$,降 $di/dt$,减小 $L\cdot di/dt$ spike)
• 电流换流到 D5 + T2 / D6 + T3 路径
• T2/T3 等待一个时间窗口(让电流彻底换流完)再关断 — 不能跟着 T1 一起关,否则 T2 承受全压

实施关键:driver IC 把"T1 错误信号"传给 T2 driver,T2 driver 等延迟 $td$ 后再关,而不是立刻。SEMIKRON SKYPER12 在 NPC 模式下就是这个逻辑。

外管 + 内管都装 DESAT。检测到内管 DESAT 时:

• T2 立刻 soft turn-off(理论上电流不大,因为只有一段 $VDC/2$ 驱动)
• T1 同步关断
• T3/T4 维持原状态

phase-DC 短路概率比 phase-phase 低,但量产里仍会发生(典型来源:母线绝缘老化 / DC 滤波电容短路)。

phase-phase 短路情景下的关断时序(NPC,正电流方向):

• $t=0$:T1 检测到 DESAT,error 信号上升
• $t<tpsc$:T1 driver 启动 soft turn-off,$VGE,T1$ 从 $VP$ 拉低
• $t\approx 2\text{-}5\mu \mathrm{s}$:$IT1$ 减小,$ID5$ 上升(电流换流到 D5)
• $t=td$(典型 5-10 μs):换流完成,T2 driver 收到延迟关断指令
• $t>td$:$VGE,T2$ 拉低,$IT2$ 减小,电流走 D5 + D2 续流到完全消失

整段时序必须 $\le tpsc$,典型 IGBT $tpsc\approx 10\mu \mathrm{s}$ @ 1200V/$VCE$。

软关断不是简单的"加大 $Rg$"。具体是在 driver 的 turn-off 路径上并联一个 $Rg,off,soft$,只在 fault 时启用。典型选值:

• 正常 turn-off:$Rg=3\text{-}10\Omega$
• Soft turn-off:$Rg,off,soft=30\text{-}100\Omega$

soft-off 的 $di/dt$ 比正常关断慢 5-10 倍,$L\cdot di/dt$ spike 相应降低,IGBT 在短路电流下不被过压击穿。代价:关断损耗增加(单次 fault 不重要,但电流冲击大)。

选择 NPC 还是 TNPC 不能只看一项指标,工程上把 6 个维度同时看,看哪个组合更匹配当前应用约束:

最常见的错误。2-level 驱动 IC 假定 interlock 只在同相上下管之间,3-level 还有外内管之间。直接搬过去会缺"外内 dead time",时序错乱直接击穿。必须用 3-level 专用 driver(SKYPER12 / 同等),或者把 4 个 IGBT 用 4 个独立 driver 加自定义 interlock 软件。

$VZener$ 设得太低(例如 $VDC\text{-link}$ 的 90%),正常关断时也会触发钳位 → 关断损耗暴涨,效率掉。$VZener$ 太高,起不到保护作用。工程上设 $VZener\approx 1.05\cdot VDC\text{-link}$ 是平衡点。

很多团队只测 phase-phase 外管 DESAT,没测 phase-DC 内管 DESAT。量产时 DC bus 短路发生,IGBT 全炸。FMEDA 必须覆盖两种 phase 短路 + 两种位置(外部/内部)的 4 种组合,每种用 fault injection 实测响应时间。

只测 active power 工作点的关断峰压,系统投运后跑 reactive(电网无功补偿、电机轻载),长 commutation loop 引起更大峰压击穿 IGBT。设计验证必须扫所有四象限工作点,active / reactive / 容性 / 感性各扫一遍。