Electro-Thermal Simulation — SPICE 联合仿真 Tj 演化

电学量和热学量按下表一一对应,SPICE 直接把热网络当作电网络求解。

数学背景:傅里叶热传导方程 $\partial T/\partial t=\alpha {\nabla }^{2}T$ 在一维离散化后变成一组 ODE,这组 ODE 与 $CdV/dt=I-V/R$ 形式相同 —— 同一个微分方程,只是变量名换了。SPICE 求解器对 RC 网络已经做了 50 年优化,直接拿来解热问题,精度和速度都没问题。

热-电类比的唯一近似是把 $Rth/Cth$ 当作温度无关常数,而实际:

• 硅的热导率 $\lambda (T)$ 在 $25{}^{\circ }\mathrm{C}$ 到 $150{}^{\circ }\mathrm{C}$ 之间下降 30%
• 比热容 $cp(T)$ 上升 10%

把 R/C 取中间温度($75{}^{\circ }\mathrm{C}$)的值,工程误差控制在 $<5\%$,对 SOA / MTBF 分析足够准。需要更高精度时,用温度依赖的 R/C(行为模型 B-element)即可。

Foster 模型的核心是把 $Zth(t)$ 表示为 $n$ 个指数项之和,每项对应一个 $R$-$C$ 时间常数,数学上易于参数提取。

直接从测量的 $Zth(t)$ 曲线用 least-square fit 提取 $Ri,{\tau }_i$ —— 数学上简单,数值快速。但 Foster 的 R/C 节点没有物理意义:

• $R1$ 不等于 die 的热阻 —— 它是数学拟合参数
• C 不接地,而是接到下一个 RC 段(链式)
• 不能在 die / case / heatsink 之间"断开"或插入外部网络

Cauer 模型也是 RC ladder,但 C 全部接到 $Tamb$ 地,每个节点对应器件内的真实物理层:

Cauer 唯一缺点是不能从 $Zth$ 直接拟合 —— 必须先做 Foster fit,然后用 Foster → Cauer 转换算法(Y.C. Gerstenmaier 论文)得到。但这个转换是闭式的,JESD51-14 标准化,所有 EDA 工具(LTspice / PSpice / Simulink)都支持。

只关心 $Tj$ 准不准 → Foster —— 数据手册给的 $Zth$ 曲线 fit 误差最小。

需要扩展 PCB / heatsink → Cauer —— Foster 不能"断开"中间节点,Cauer 可以从末端节点($Tmb$)继续串外部 RC 网络到 $Tamb$。

调试某一物理层 → Cauer —— 想知道 die attach 老化对热阻的影响?Cauer 中改一个 R 就行,Foster 改任何 R 都不对应物理。

最简单的应用,用 1 W 阶跃输入验证 $Zth$ 模型导入正确:

.subckt cauer 1 6 7
R1 1 2 0.00272144
R2 2 3 0.0220255
R3 3 4 0.00713124
R4 4 5 0.185679
R5 5 6 0.182443
C1 1 7 9.29451e-05
C2 2 7 5.14739e-04
C3 3 7 0.00195047
C4 4 7 0.00305028
C5 5 7 0.0279554
.ends cauer

V_mb 6 0 DC 0     * T_mb = 0 °C(isothermal)
V_amb 7 0 DC 0    * T_amb = 0 °C
I1 0 1 DC 1       * 1 A = 1 W
.tran 1 uic       * 仿真 1 秒
.probe V(1)       * V(1) = T_j(t) = Z_th(t)

仿真结果 $V(1)$ 直接 = $Zth(t)$ 曲线,可与数据手册曲线 1:1 对比验证。

用真实测量的功率波形(从示波器导出的 CSV 文件)做输入:

I1 0 1 PWL FILE = pulse.csv    * 时间-功率对
V_mb 6 0 DC 125                * T_mb = 125 °C(实际工况)
.tran 0.6 uic

CSV 文件格式:

0,        0
1e-6,     120
0.004,    120
0.004001, 24
0.1,      24
...

应用场景:仿真复杂启动浪涌、AVALANCHE 后的二次脉冲、PWM 占空比突变等任意非周期功率波形对 $Tj$ 的影响。

最准确的方法 —— 把 MOSFET 真实电路接入热模型,功率 $P=Vds\cdot Id+Vgs\cdot Ig$ 实时计算并送入热模型电流源:

.inc BUK7S1R0-40H.lib            * 包含 MOSFET 子电路
M1 d g s s BUK7S1R0-40H          * MOSFET 实例
V1 d 0 DC 12                     * 12 V DC bus
Rg g_in g 10                     * 栅极串联电阻
V2 g_in 0 PULSE(0 10 0 1u 1u 0.1m 1m 50)  * 10 V PWM @ 1 kHz

 * 热模型:电流源代表损耗
B1 0 Tj I = V(d)*I(V1) + V(g)*I(V2)       * 实时功率反馈
.subckt cauer Tj T_mb T_amb               * 同 Example 1

V_mb T_mb 0 DC 85                * T_mb = 85 °C
.tran 50m uic                    * 仿真 50 个 PWM 周期(50 ms)

这种自洽仿真同时捕获 switching loss + conduction loss + Rds(on) 温度反馈,精度最高但仿真慢 50-100×(因为 ns 级 switching 和 ms 级热演化同时存在)。

两套模型的根本区别在于"R-C 热模型是否嵌入"。基础 PS 只解电气,联合 PS_RC 把电+热放在一个 SPICE run 里同时解,代价是仿真慢 5-10×。

PS_RC 内置 4 种 R-C 子配置:

• junction-to-ambient tank — 完整 $J$-$A$ 路径(含 PCB / heatsink 估算)
• junction-to-ambient filter — 仅 $J$-$A$ 滤波响应
• junction-to-case tank — $J$-$C$ 路径(假设无 heatsink)
• junction-to-case filter — 仅 $J$-$C$ 滤波

工程师按场景选哪个 — 例如想看带散热器的实际 $Tj$,选 tank;想看高频抑制,选 filter。

Vishay AN841 给出三个对比仿真:

Case (a) 仅 ns 级 turn-on/off slope 差异,系统级仿真无影响;Case (b) 偏差 $<2{}^{\circ }\mathrm{C}$ 是 PCB 模型简化(tank 近似)导致,工程上完全可接受;Case (c) 内部 $J$-$C$ 路径建模极精确($<0.05{}^{\circ }\mathrm{C}$)。

设计目标:Vin=400 V,Vout=200 V,D=0.5,IL=15 A,fsw=100 kHz,Tmb=70°C(液冷散热板)。

导通损耗(开关管):

SiC Rds(on) 温度系数约 $1.25\sim 1.5\times$,初估 Tj=100°C 时取系数 kT=1.3:

开关损耗:SCT3080AL 在 400V/15A、Rg=13 Ω 条件下,由 datasheet 特性曲线线性插值得 Eon+Eoff≈31.5 μJ(400V/30A 典型值 ≈63 μJ,按 $Esw\propto ID$ 缩至 15A):

第一轮估算:Ptot = 11.7+3.15=14.85 W

利用 $\Delta Tjc=P\times RthJC$ 迭代至 Tj 自洽:

收敛:Tj≈82°C,Ptot≈13.5 W,ΔTjc=11.6°C;余量至 175°C 为 93°C($6.7\times$)✓

按 TO-247 SiC 结构分配 RthJC=0.86 K/W 至 5 层($\sum R=0.86$ ✓):

SPICE 子电路:

.subckt SCT3080AL_Cauer Tj Tc Tamb
R1 Tj  N2  0.01
R2 N2  N3  0.03
R3 N3  N4  0.07
R4 N4  N5  0.25
R5 N5  Tc  0.50
C1 Tj  Tamb 1.0e-4
C2 N2  Tamb 5.0e-4
C3 N3  Tamb 1.43e-3
C4 N4  Tamb 4.0e-3
C5 N5  Tamb 2.0e-2
.ends

验证:.tran 1 uic,输入 $I=1\mathrm{A}$,稳态 $V(Tj)=0.86$ ✓

冷起时 Tmb=25°C,满负载 Ptot=13.5 W 即刻投入:

冷起 Tj,peak≈37°C,余量 138°C;随后散热板升温至 70°C 时稳态 Tj=82°C,始终安全 ✓

Foster 模型的 C 不接地而是串链排列,末端节点(Tmb)处外接 PCB 或 heatsink 网络物理上无意义——Foster 节点不对应真实物理层。必须先做 Foster→Cauer 转换(Gerstenmaier 算法,JESD51-14 标准化),用 Cauer 从 Tmb 节点向外扩展。

5 阶 Cauer 的 Tmb 节点是理想固定边界,适用于 $t<100\mathrm{ms}$ 的短脉冲分析。长时稳态(>1 s)时 PCB 和散热板本身会升温,必须在 Tc 节点串接 PCB/heatsink Cauer 网络(见 §6),否则低估稳态 Tj 数倍。

把整个 RthJC 和单个 Cth 表示成 RC 一阶模型("等效热容量法"),在 PWM 100 kHz($\tau \sim 10\mu \mathrm{s}$)场景中误差 $>20{}^{\circ }\mathrm{C}$——因为 die 层的快响应(${\tau }_1=1\mu \mathrm{s}$)被平均化,峰值热脉冲完全丢失。

SPICE 将热电容 Cth(J/K)与电容 F 同等对待,数值一样但意义不同。若把 J/K 数字按 F 直接输入,模型数学上仍然成立——不存在单位错误,但须清楚每 1 J/K 的含义是储热能力,与 1 F 一一映射。常见混乱在于不同 datasheet 有时给 mJ/K,有时给 J/K,差 1000×,直接误填。

把 switching loss Psw 平均化为直流输入,等效于将 ns 级脉冲展开。实测 Psw 在 100 kHz 下每 10 μs 一个脉冲,峰值功率 Ppeak≈Psw/(fsw×trise) = 3.15/(100k×200n) = 157 W。用 PWL 输入和平均功率输入的 1 μs 内 ΔTj 差距可达 1.5×;线性模式应用(如 Buck 线性预充)此差距更大。

5 阶 Cauer 覆盖 $1\mu \mathrm{s}$ 到 $10\mathrm{ms}$,fit 误差 $<1\%$。提高到 10 阶并不改善精度——在同一数据曲线段内过拟合会引入负 R/C 项(least-square 无约束拟合的数学现象),导致 SPICE 仿真发散或出现虚假振荡。Nexperia AN11261 明确建议不超过 6 阶。

将两颗 SCT3080AL 并联时,不能把 RthJC 减半代入单个子电路。正确做法是每颗 die 保持独立的 5 阶 Cauer 子电路,两个 Tc 节点连到共同 case 节点,再从 case 接 heatsink 网络。热耦合效应:die A 发热经 case 节点影响 die B 的 Tj,ΔTj 可额外叠加 2-5°C;单个"减半"模型完全丢失这一动态热耦合。

以 fsw=100 kHz、Psw=3.15 W 为例,每周期开关脉冲持续 ≈200 ns。第一级 Cauer 响应时间 ${\tau }_1=1\mu \mathrm{s}$,比脉冲宽度长 $5\times$,导致脉冲热峰仅被 C1 部分吸收:

稳态时 ΔTj(ripple)≈0.28°C 远小于 Gotcha G5 所述"单脉冲峰值"——因为 100 kHz 时每周期热量已基本被 C1 平滑。突发场景才是危险点:突然从零负载切入满负载 100 ms 脉冲时,应按 §7.4 表中 Zth(10ms)=0.676 K/W 评估而非直接用 RthJC。

SiC 硅导热率 $\lambda \propto T^{-1.5}$(Varshni 近似),从 125°C 降至 -40°C,导热率上升约 $2.3\times$,Rth(die) 等比下降。但 die 层在 §7.3 的 5 阶分层里仅 $R1=0.01K/W$、占总 RthJC=0.86 的 $1.2\%$;即便 die 导热率升 $2.3\times$,整体 RthJC 在 -40°C 也仅降约 $0.7\%$(其余 solder/FR4 层温度依赖弱)——整体热阻近乎不变。故冷起危险点不在热而在电气:VGSth 升高($\approx +0.5\mathrm{V}$)、Rds 下降使驱动窗口收窄。热设计基准应取 125°C 参数(偏保守 RthJC),不能因冷起而放松。

将 SCT3080AL Cauer 在 Tc 节点串接 PCB+自然对流散热板(RthCS=0.1 K/W,RthSA=8 K/W):

逼近 175°C 限值,仅余 29°C(约 $1.2\times$),设计不可接受。必须换强制风冷(RthSA≤2 K/W):

此案例说明只看 RthJC 评估热裕量是常见错误——必须把 PCB/heatsink Cauer 网络接进去才能得到系统级 Tj,本页 §6 的扩展网络正是此接法的 SPICE 实现。