最小脉宽

驱动与保护L3别名驱动电流定量 · peak gate current · R_G 选择 · $R_G$ 选择 · Q_g 设计 · 最小安全脉宽相关gate-driver mosfet mosfet-double-pulse-test sic-driver-advanced-features

本质与导读

本质: driver 电流不是 datasheet 上一个 IOH/IOL 数字——真正决定开关速度的是米勒平台区平均栅流( $i G \approx (V D R V - V pl a t) / (R D R V + RG + RSRC)$ )，不是峰值。 $RG$ 选择是两个值（开通 / 关断分别独立）+ 寄生电感不知时的起步范围 + 双脉冲实测主旋钮判断。最小安全脉宽 ≠ datasheet $tP W, min$ ，需考虑过窄脉宽对 driver 的二次损伤。

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1. 从 $Q g$ 曲线反推需要多快

数据手册的 $Q g$ 曲线给出了 $V GS$ vs 栅极总电荷的关系，Miller 平台那段水平线就是关键区域——它的长度 = $Q g d$ ，这段时间内 $V GS$ 不动但 $V D S$ 在剧烈变化。

设目标开关时间 $t s w$ （阶段2+3的总时间），需要的平均驱动电流：

$I G, a vg \approx (Q g s 2 + Q g d) / t s w$ 举例：Infineon IPW60R040C7，600 V CoolMOS， $Q g s 2$ = 3 nC、 $Q g d$ = 14 nC，目标 $t s w$ = 30 ns：

$I G, a vg = (3 + 14) n C /30 n s = 0.57 A$ 峰值能力按 2～3 倍取：驱动 IC 需要至少 1.5 A peak。

从 $Q g$ 反推目标开关时间之后，下一步不是立刻把数据表封面上的 4A/4A 当成结论，而是先澄清这些数字究竟描述什么。对栅极驱动器而言，IOH/IOL 回答的是“在开关边沿给栅极电容充放电时，输出级能提供多强的瞬态脉冲”，而不是“驱动器可以持续输出多大的直流电流”。如果把两者混为一谈，选型、热判断和开关时间估算都会一起失真。

1.1 为什么 `IOH/IOL` 不是连续电流额定值

IOH 和 IOL 之所以看起来很大，是因为它们对应的是栅极电压穿过最陡线性区、尤其是 Miller 平台附近那一小段时间的峰值充放电能力，而不是稳态供电能力。电流峰值一旦把栅极推过这段最“吃力”的区间，就会随着栅极电压继续抬升或回落而迅速下降，所以 headline 里的 4.3A source、4.4A sink 本质上都只是边沿能力的上限描述。

更进一步看，source 和 sink 在 driver 内部本来就不是同一条路径。上拉侧由 $V CC 2$ 、上拉等效电阻和可能存在的瞬态增强支路共同决定，下拉侧则主要由下拉等效电阻决定，因此同一颗 driver 的开通能力与关断能力天然可以不对称。这也是工程上通常要把开通和关断电阻拆开设计，而不是用一个统一“驱动电流”概念把两条路径混在一起的原因。

1.2 真正落到栅极上的峰值电流由什么决定

数据表给出的峰值电流只能视为驱动器输出级的天花板，真正进入功率器件栅极的电流还会继续被外部 $RON$ 、 $ROFF$ 、器件内部 $RG, int$ 以及 driver 自身输出级等效电阻削弱。对开通过程，可以把上拉侧近似成一个等效电阻 $RO H, eff$ ；如果芯片带只在输出翻转瞬间导通的增强支路，它的作用就是把这一路暂时再拉低一些。于是有一阶上限估算：

I O H, p k \approx min (I O H, datasheet, \frac{V CC 2}{RO H , eff + RON + RG , int})

对关断过程，则可近似写成：

I O L, p k \approx min (I O L, datasheet, \frac{V CC 2}{RO L + ROFF + RG , int})

这两个式子的工程含义很直接：driver 标称 4A 并不等于板上一定能拿到 4A， $RON$ 和 $ROFF$ 会直接把峰值电流压下来，而开通与关断的速度也应该分开闭环设计。

1.3 怎样在估算、波形和实测之间互相校核

实际设计里，与其执着于某一个“官方数值”，不如把同一问题用三种互补方式交叉验证。这样做的价值在于：选型阶段先拿到数量级，示波器阶段验证边沿是否达标，实验室阶段再确认模型有没有高估或低估。

方法	核心关系	更适合做什么
等效电阻估算	输出级电阻网络 + $V CC 2$	选 driver 时快速估峰值
$C \cdot d V / d t$	由栅极波形斜率反推电流	验证开关边沿是否达预期
小电阻实测	`I = V/R`	在实验室直接量峰值脉冲

三种方法各有边界。等效电阻法最方便，但它本质上是模型； $C \cdot d V / d t$ 法的误差主要来自 dV/dt 读数窗口，工程上通常要在栅极电压扫过整个线性区时寻找最大斜率；小电阻实测最接近直接量电流，但感测电阻如果选得过大，本身就会额外限流，反而把真实驱动能力低估掉。

1.4 选型时该怎样使用这个参数

因此，判断一个 driver 是否“够强”，不能只盯着封面上的 4A/4A、5A/2.5A 之类 headline。更可靠的顺序是先根据目标开关时间、总栅荷以及允许的 dv/dt / di/dt 反推出需要的峰值充放电电流，再把 $RON$ 、 $ROFF$ 、 $RG, int$ 和 driver 输出级等效电阻串起来，看闭环后还剩多少边沿能力。

以 TI UCC5320SC 驱动约 100 nF 容性负载为例，等效电阻估算、 $C \cdot d V / d t$ 反推和小电阻实测得到的 IOH 都落在约 4.3 A 量级，说明 datasheet headline、波形推算和实验室测量在数量级上可以相互印证。真正需要记住的结论不是某个孤立数字，而是 IOH/IOL 的物理角色：它们描述的是给 $C I SS$ 充放电的瞬态能力，不是 driver 的持续供流能力。只有按这个口径解读，峰值电流参数才会真正转化为开关速度、EMI 和保护窗口设计里的工程约束。

2. 驱动损耗——驱动 IC 自己发热

驱动电路本身消耗的功率等于把 $Q g$ 每秒充放电 $f s w$ 次所需的能量：

$P d r v = Q g \cdot (V GS, o n - V GS, o ff) \cdot f s w$ 举例：SiC MOSFET， $Q g$ = 100 nC， $V GS$ ,on = +18 V， $V GS$ ,off = −5 V， $f s w$ = 100 kHz：

P_drv = 100 nC × (18 − (−5)) V × 100 kHz
     = 100 nC × 23 V × 100 kHz
     = 0.23 W

这 0.23 W 由驱动 IC 的供电承担。一个桥臂上下管都这么大的话，驱动电源至少要提供 0.5 W——这决定了隔离 DC/DC 的功率选型。

3. $RG$ 的选择不是一个值，是两个值

新人常按"找一个折中 $RG$ "的思路设计——但实际开通和关断的优化目标完全不同:开通慢一点利于减小 di/dt 与二极管反向恢复尖峰,关断快一点利于降损耗 + 抑制 Miller 误开通。所以现代驱动用 $RG, o n$ 与 $RG, o ff$ 两个独立电阻,通过 Dboot 快恢复二极管把开关两条路径分开。

RG,on / RG,off 双路径分离

大多数实际驱动电路开通和关断使用不同的 $RG$ ：

$RG$ ,on：决定开通速度。大了影响开关损耗，小了容易引起 di/dt 过冲和 LC 振荡。
$RG$ ,off：决定关断速度。常常需要比 $RG$ ,on 小——关断时 di/dt 过冲比开通时严重（因为没有续流二极管箝位 $V D S$ ），而且快速关断能减小 Cross-talk 风险。

分离实现方式：

开通时电流走 $D b oo t$ + $RG$ ,on（二极管正向，绕开 $RG$ ,off）；关断时电流走 $RG$ ,off（二极管反偏，隔开 $RG$ ,on）。

典型值（SiC，1200 V/40 mΩ 级）： $RG$ ,on = 5～10 Ω， $RG$ ,off = 2～5 Ω。

$RGS$ 下拉保护必装：在栅极和源极之间放一颗 10 kΩ 电阻看起来多余，其实是"driver 脱落/上电瞬间器件自保"的最后一道防线——一旦驱动走线开路或 IC 复位，栅极电荷会被这个电阻慢慢拉到 0 V；否则栅极浮空，一点点环境电场或 dV/dt 耦合就把器件意外打开，导致桥臂直通烧板。（源：Infineon-Gate_drive_for_power_MOSFETs §4.3）

$RG A TE$ ,OPT 阻尼公式： $L s$ + $C i ss$ 在驱动回路里形成 LC 谐振，最优外置栅极电阻应按临界阻尼选： $RG A TE$ ,OPT = 2·√( $L s$ / $C i ss$ ) − ( $R D R V$ + $RG$ ,int)。电阻偏小会在 $V GS$ 上看到振铃和过冲，偏大则徒增开关时间而无益——这是 " $RG$ 越小越好"这个新手直觉的数学反例。（源：Fundamentals of MOSFET and IGBT Gate Driver Circuits §2.8）

$I G$ 不是"越大越好"——它是开关速度与开关稳定性的平衡点，而平衡点由开通和关断两个独立的 $RG$ 分别设定。

把 $RG$ 分成开通和关断两个值，只解决了两条驱动路径不对称的问题；真正落到板级调试时，更难的是寄生源极电感 $L s$ 往往并不清楚，因此外部栅极电阻很容易退化成经验值。更稳妥的做法，是把外部栅极电阻视为 gate 回路的阻尼器：先从无外阻波形读出振铃，再反推等效 $L s$ ，最后按目标阻尼分别求 $RG, o n$ 和 $RG, o ff$ 。这样选值就不再是拍脑袋，而是一个可迭代的实测闭环。

3.1 寄生电感不知道时， $RG$ 应该从哪里起步

第一步不是先猜一个 $5 Ω$ 或 $10 Ω$ ，而是先把外部栅极电阻拿掉，直接观察最原始的栅极振铃频率。对首轮估算而言，主导谐振通常可以近似看成 $L s$ 与 $C i ss$ 的串联振荡： $C i ss$ 取数据手册的输入电容， $f R$ 取示波器上测到的振铃主频。这样做的价值，不在于把寄生参数算得多精确，而在于把“布局寄生有多糟”转成一个可测的频率量。

L s = \frac{1}{( 2 π f R ) ^{2} C i ss}

这个反推只在 gate 振铃确实由源极寄生电感主导时才成立，所以它更适合作为首轮判断，而不是最终建模。如果无外阻时波形已经很干净，往往说明器件内部 $RG, in t$ 加上驱动器输出阻抗已经提供了足够阻尼，继续叠加外部电阻只会平白拉慢边沿。

3.2 怎样把“快”和“稳”变成可计算的目标

得到 $L s$ 后，下一步不是直接挑一个电阻值，而是先决定你想把这个串联 RLC 回路压到什么阻尼水平。外部栅极电阻的本质不是单纯限流，而是通过改变总串联电阻来控制品质因数 $Q$ ；工程上常把目标放在 $Q = 0.5$ 到 $Q = 1$ 之间，前者更接近临界阻尼，后者允许少量振铃来换更快的开关速度。

Q = \frac{L s / C i ss}{R ser i es}

目标 $Q$	目标总串联电阻	工程含义
$1$	$L s / C i ss$	轻度欠阻尼；速度更快，但要盯住过冲
$0.5$	$2 L s / C i ss$	接近临界阻尼；振铃最小，但开关更慢

真正要选的外部电阻并不是上式里的 $R ser i es$ ，因为总串联电阻还包含驱动器输出级电阻与器件内部栅极电阻。开通和关断应分别扣掉各自路径上的内部阻抗：

RG, ext, on = R series, target - R DRV, PU - RG, in t

RG, ext, off = R series, target - R DRV, PD - RG, in t

这也解释了为什么同一颗器件通常需要分别优化 $RG, o n$ 和 $RG, o ff$ ：驱动器的拉电流、灌电流能力未必对称，而你对开通和关断的目标本来就不应该完全相同。

3.3 为什么 TI 的半桥案例最后会落在约 $7 Ω$

TI 以 UCC5310MC 驱动 CSD19536KCS 的半桥验证，给出了这套流程的完整闭环。无外阻时，gate 振铃主频约为 $3.57 MHz$ ，器件的 $C i ss$ 约为 $9250 pF$ ；代回上式后，可得到 $L s$ 约为 $215 nH$ 。于是轻度欠阻尼的目标总电阻约为 $4.8 Ω$ ，接近临界阻尼的目标总电阻约为 $9.6 Ω$ ；再扣掉 MOSFET 的 $RG, in t$ 约 $1.4 Ω$ 以及驱动器输出级自身电阻，外部电阻自然就落在约 $7 Ω$ 的量级。

这个案例真正要带走的不是“以后都用 $7 Ω$ ”，而是“先测频率，再反推寄生，再决定阻尼目标”。从 $0 Ω$ 提到约 $7 Ω$ 后，振铃和过冲会明显收敛，但上升、下降时间也会同步变慢；因此外部栅极电阻从来不是追求某个神奇数字，而是在振铃、损耗和边沿速度之间寻找当前工况下的可接受平衡。

3.4 如果算出来的电阻很大，优先该怀疑什么

当所需外部电阻已经大到明显拖慢边沿时，问题往往不再是“还要不要再加一点 $RG$ ”，而是回路寄生是否已经大到必须回头改布局。因为对同样的 $C i ss$ 而言，目标阻尼电阻满足 $R ser i es \propto L s$ ，所以只要把驱动器贴近功率管、缩小高峰值 gate 电流环路、减少共享源极电感，稳定性和速度通常可以同时改善。

如果优化后的外部电阻仍然让边沿过慢，常见的修正方向有三种：

把目标从 $Q = 0.5$ 放宽到 $Q = 1$ ，接受轻度欠阻尼来换更快边沿。
检查驱动器的拉电流与灌电流能力，必要时更换更强的驱动器后重新做一次阻尼选值。
优先减小寄生回路电感，而不是继续用更小的电阻硬顶，因为后者往往只会把过冲和 EMI 问题重新带回来。

从这个角度看，外部栅极电阻不是一个孤立元件，而是器件电容、驱动器输出阻抗和 PCB 寄生共同投影到示波器上的最后一个可调旋钮。

4. 最小安全脉宽——为什么数据手册的 $tP W, min$ 不是系统可用下限

栅极驱动的时间下限，决定因素不是逻辑输入能否识别一个很窄的 PWM 脉冲，而是外部栅极电荷是否已经完成一次完整的充放电，以及驱动输出级是否已经从大栅流状态回到近似静态。如果命令在 Miller 平台尚未结束、 $\frac{d I _{G}}{d t}$ 仍然很大时就被反向，driver 内部上下拉级会在非零电流下被强制换相，寄生电感就会把这次换相直接翻译成供电或输出尖峰。于是“能翻转”与“能长期安全翻转”变成两个不同问题，最小脉宽也必须按驱动器应力而不是按逻辑传播来定义。

4.1 为什么数据手册的 $tP W, min$ 不能直接当作控制下限

数据手册里的 $tP W, min$ 往往只说明：在近似空载条件下，输入脉冲窄到什么程度，输出端仍能看见一次功能性的翻转。它回答的是传播链是否动作，而不是带着真实 MOSFET 栅极电荷时，输出级是否已经完成一次可靠换相。只要外部 $Q g$ 、 $RG$ 、 $V DD$ 和布局寄生一叠加，系统级最小安全脉宽通常就会比 datasheet 数字大出数倍。

工程上更有意义的定义是：最小导通脉宽要求在收到关断命令前， $V GS$ 已经接近目标正栅压且 $I G \approx 0$ ；最小关断脉宽要求在再次导通前， $V GS$ 已经回到 $0 V$ 或负压关断电平附近且 $I G \approx 0$ 。这里关心的不是功率级是否实现 ZCS，而是 driver 内部输出级不要在大栅流尚未消失时被迫反相。

4.2 过窄的导通脉冲和关断脉冲分别怎样伤 driver

窄导通脉冲的问题出在上拉级还在给栅极灌大电流时，关断命令已经到达。此时电流被强制截断，封装和 PCB 供电回路的寄生电感会把这次电流突变翻译成内部过压，外部示波器看到的 $V DD$ 也许仍然正常，但 die 内部节点可能已经越过推荐工作范围。

V DD, int \approx V DD + (L b o n d + L PCB) \frac{d I _{G}}{d t}

窄关断脉冲的风险是对称的：下拉级仍在大电流放电时，新的导通命令又把输出级拉回另一侧， $O U T$ 节点和内部供电节点都会被寄生电感抬升。于是接近 $0%$ 占空比的窄导通脉冲，与接近 $100%$ 占空比的窄关断脉冲，本质上都是“栅流还没退干净，driver 就被迫反向”。

V O U T, int \approx max (V DD, int, V G + (L b o n d + L PCB) \frac{d I _{G}}{d t})

这种应力未必立刻击穿器件，但会以 EOS、参数漂移或寿命提前耗尽的形式累积出来，尤其容易先伤 driver 输出级和内部供电节点，而不是先伤功率管本体。

4.3 哪些工况最容易把系统推到这个边界

最危险的窄脉冲，通常不是控制器“故意发错”，而是系统在极端边沿工况下自然长出来的。交流过零附近的图腾柱 PFC 或三相 PFC，会天然逼出接近 $0%$ 或 $100%$ 的占空比；硬开关 DC/DC 在大负载瞬态、轻载恢复或软启动切换时，也会短时间压出极窄的导通或关断命令。SiC 和 GaN 设计又因为 $V DD$ 更高、 $RG$ 更小、 $\frac{d V}{d t}$ 更陡，往往把同样的绝对脉宽放大成更大的 $\frac{d I _{G}}{d t}$ 应力。

这就是为什么很多样机在额定稳态下看起来一切正常，却在轻载、过零、小功率或恢复过程里偶发 driver 异常：真正决定风险的不是平均功率点，而是边沿被挤到最极端的那几个开关周期。

4.4 工程上怎样定义并限制最小安全脉宽

稳妥的做法不是照抄 datasheet 的 $tP W, min$ ，而是在目标板上用实际器件、实际 $V DD$ 、实际 $RG$ 和实际布局去标定 $P W_{ON, min}$ 与 $P W_{OFF, min}$ 。判断标准也不该只看逻辑输入，而应把 driver 输出波形、 $V GS$ 和必要时的栅流一起看，确认每次反相前，上一次充放电已经基本结束。

对最小导通脉宽，在下一次翻转前，最好看到 $V GS$ 或 $V O U T$ 已达到目标高电平的约 $90%$ ，且栅流已经衰减到接近零。
对最小关断脉宽，在再次导通前，最好看到 $V GS$ 或 $V O U T$ 已降到目标低电平的约 $10%$ 以下；负压关断系统则应回到负 rail 附近。
控制器里应显式设置 $P W_{ON, min}$ 和 $P W_{OFF, min}$ ，把最小脉宽当作 driver 的安全工作区约束，而不是把全部 PWM 分辨率都交给控制算法自由挥霍。
如果窄脉冲不可避免，优先从两侧降应力：一侧减小 $\frac{d I _{G}}{d t}$ ，例如适度增大 $RG$ 或拆分 $RG, o n$ / $RG, o ff$ ；另一侧减小寄生电感，并把去耦电容尽量贴近 driver 供电脚。
这条约束与 bootstrap 刷新所需的最小导通时间不是一回事。后者约束高侧供电能否补电，前者约束的是 driver 内部换相能否避免 EOS；两者都会抬高 PWM 下限，但物理原因完全不同。

把这条规则压缩成一句工程判断，就是：PWM 脉冲能发出去，不等于 driver 愿意长期为它负责；只有导通和关断都接近“栅流归零后再反向”，最小脉宽才是系统可用下限。

5. 双脉冲实测：什么时候外部 $RG$ 不再是主旋钮

Aalborg 这组在 600 V 母线、 $910 μ H$ 负载上的 SiC 双脉冲实验，价值不在于再次证明 SiC 很快，而在于它把控制边沿的主导项按层次拆开了：先看 driver 的峰值 source/sink 能力有没有先封顶，再看外部 R_G 还能不能继续调边沿，最后才把剩余差异归到共享源极电感 L_s 与主换流回路电感 L_d。同一颗 C2M0080120D 器件配 4 A、9 A、14 A 三档 driver，并对 $2/5/10/20 Ω$ 外部栅电阻做同一套扫描，刚好把这三层因果链分开了。

5.1 为什么弱 driver 会先让 $RG$ 扫描失真

开通侧真正落到栅极上的峰值电流，不是只由外部 R_G 决定，而是由 driver 输出电阻、外部电阻和器件内部栅电阻共同分压。一阶近似可以写成：

I g, src \approx \frac{V D R V - V GS}{R d r v , src + RG , e x t + RG , in t}

当 $R d r v, src$ 已经偏大时，外部 R_G 就不再是决定性项。实验里 4 A 的 ACPL-W343 在 turn-on 上最明显地暴露了这个 ceiling：即使继续在 2 到 $20 Ω$ 之间扫描，边沿差异也明显弱于 9 A 和 14 A 驱动器。这类波形最容易被误判成器件分散性大或寄生太乱，但第一嫌疑通常应该是 driver 的 source current 已经先把输入电容充电速度卡住了。

5.2 为什么峰值电流跨过门槛后收益会迅速钝化

同一组数据里，9 A 的 IXDN609SI 和 14 A 的 IXDN614PI 开关表现已经相当接近，这说明 driver 峰值电流并不是越大越线性地换来更快边沿。一旦 $Q g$ 能在目标时间窗内被推过 Miller 平台，系统瓶颈就会从 driver 够不够猛切换成谁在定义剩下的阻抗和噪声路径。这时再继续追 headline 电流，收益会迅速递减，而真正该优先检查的变量会变成 $R d r v, src$ / $R d r v, s ink$ 是否对称、 $RG, o n$ / $RG, o ff$ 是否分拆、Miller clamp 是否独立、CMTI 和故障关断路径是否够硬。

5.3 为什么 $L s$ 和 $L d$ 不能都叫“布局寄生”

当强 driver 已经过线后，寄生参数会重新接管波形，但 L_s 和 L_d 走的是两条不同的因果链。共享源极电感 L_s 直接串进驱动参考回路，会按 $V GS, e ff = V D R V - L s \cdot d i / d t$ 吃掉有效栅压，因此它往往让 E_on 和 E_off 一起变坏；主换流回路电感 L_d 更多是在开通侧的电压下陷和关断侧的过压之间重新分配应力，总损耗未必明显上升，但 $V D S$ 过冲和 E_off 往往会先恶化。论文里仅 TO-247-3 源极引脚及其到 PCB 的回流路径变化，就足以带来接近 70% 的总开关损耗差异；而主换流回路电感从约 40 nH 拉到 120 nH 时，更显著的代价则是关断侧过压和 EMI 裕量被吃掉。

5.4 双脉冲调试时该按什么顺序判断主导项

这组实验最可迁移的结论，不是应当选更大电流的 driver，而是先确认哪一层在主导波形。更稳妥的现场顺序是：先排除 driver ceiling，再压共享源极电感，最后才处理主换流回路电感和 snubber。判断时可以用下面三条快速收敛：

如果 sweep R_G,on 之后，turn-on 斜率和损耗几乎不动，先怀疑 driver source current 已经封顶，而不是先怪器件分散性。
如果更强的 driver 已经量不到显著改善，但 E_on 和 E_off 一起变差，优先检查 L_s，包括封装引脚、Kelvin source、driver return 和本地去耦位置。
如果总损耗变化不大，但 turn-off 过冲持续上升，再把矛头转向 L_d、局部 DC-link、母排回路和 snubber，而不是继续误调 gate 电阻。

这样读双脉冲波形，才能把驱动不够强、共享源极路径太差和主功率回路过大这三类根因拆开。对 SiC 来说，真正值钱的不是多一个更大的电流数字，而是知道什么时候 R_G 还是有效旋钮，什么时候它已经只是被更上游的限制项架空了。

核心要点

$I = Q / t$ 只是第一轮估算；平台区平均栅流才决定 $V D S$ 下降时间。
$RG$ 是两个值： $RG, o n$ 控开通 di/dt + $Q rr$ ； $RG, o ff$ 保关断快 + 防误开通。
驱动损耗 $P D R I V E = QG \cdot V G \cdot f s w$ 只算平均；实际 driver 自身发热还要加峰值脉冲热应力。
最小安全脉宽 综合考虑 driver 内部传播延时 + 输入滤波 + 过窄脉冲对器件 / driver 的二次损伤。
双脉冲实测 才能判断外部 $RG$ 是否还是主旋钮——弱 driver / 极快边沿 / 高 $L s$ 都会让 $RG$ 扫描失真。

Cross-references

← 索引
topic-gate-driver — 栅极驱动 hub（本页拆自其 §3）
驱动功耗与热设计预算深度 — 把本页 §2 的 Pdrv 基础式往下做分解(三处分摊/自发热 Tj/外置 buffer 定型)
topic-mosfet — gate charge 物理与读图
topic-mosfet-double-pulse-test — DPT 调参方法
topic-sic-driver-advanced-features — SiC 专有驱动技术
topic-active-gate-driving-deep — 静态 Rg 之外的 4 类动态方案(本页是 baseline)

栅极驱动电流定量设计 — Qg / RG / 平台峰流 / 最小脉宽

本质与导读

1. 从 Qg 曲线反推需要多快

1.1 为什么 IOH/IOL 不是连续电流额定值