ADC 应用精度:误差预算栈 → ENOB(附分流器电机电流 worked budget)

ADC 干的事只有一件:把模拟输入电压与参考电压 $Vref$ 相除,把这个 0–1 的比值映射成 $N$ 位整数码。单端满量程时 $\text{code}=\text{round}(Vin/Vref\cdot (2^N-1))$,差分双极性时映射到 $\pm 2^{N-1}$。这条定义式立刻给出两个硬约束:① 结果对 $Vref$ 是乘性的——$Vref$ 抖 $x\%$,读数就错 $x\%$,而且这是模拟域的乘法,后端任何数字滤波都抵消不掉;② 量化是有损的——连续电压被塞进离散码,天然丢掉 $\pm \frac{1}{2}LSB$ 的信息,这是精度的理论地板。

Datasheet 的分辨率(位数)和精度(INL/offset/噪声)描述的是器件在指定测试条件下的能力上限:固定温度、内部/低噪声参考、输入短路、指定数据率。把它搬进真实系统,四类外部因素会各自吃掉若干 bit:参考/电源噪声(乘性)、源阻抗与采样时间(充电不足)、输入端耦合噪声与混叠、PCB 布板(共阻抗、串扰、注入电流)。每一件做错都能让 12bit 只剩 8-9bit、24bit 只剩 15-17bit 有效;把它们做对,datasheet 精度才触手可及。下面先把"上限"这一侧(量化 + 误差预算栈)从第一性原理讲透,再逐一处理"外部"这一侧,最后用真器件走一遍端到端预算。

先看无外部误差的理想 ADC。满量程范围 $FSR=2Vref/Gain$(带 PGA 的差分双极性输入,单端时 $FSR=Vref$),一个码对应的电压是

量化把落在一个码内的所有电压都读成同一个整数,误差在 $\pm \frac{1}{2}LSB$ 间近似均匀分布。均匀分布 $[-\frac{1}{2}LSB,+\frac{1}{2}LSB]$ 的方差是 $(LSB{)}^2/12$,故量化噪声有效值

把满量程正弦(有效值 $\frac{FSR}{2\sqrt{2}}$)信号功率比上量化噪声功率,得到理想 SNR 与位数的换算(教科书结果):

反过来,从实测的信噪失真比 SNDR 定义有效位数 ENOB——这是把一切噪声与失真折进去后的"等效理想位数":

一颗标称 24bit 的 ADC,理想 SNR 会到 $6.02\times 24+1.76\approx 146$ dB;而任何真器件的热噪声、$1/f$ 噪声、参考噪声都远在此之上,所以**"24bit"是码分辨率(每步 $LSB$ 多细),不是精度**。ΔΣ ADC 的做法是过采样 + 噪声整形:以远高于奈奎斯特的调制频率 $fMOD$ 采样,把量化噪声搬到高频再数字滤除;降低输出数据率(增大过采样率 OSR)或加大 PGA 增益都能压低输入折合噪声、抬高 ENOB(代价是带宽,见 §8)。

对 ΔΣ,厂商直接给有效分辨率(由 RMS 噪声算)和无噪分辨率(由峰峰噪声算)。TI ADS1220 datasheet §7.1 的 Eq.1 / Eq.2(此处改写成纯 ${\log }_2$ 形式)为

代入 ADS1220 的 $Vref=2.048$ V、$Gain=1$、20SPS 下 $Vrms=3.71\mu V$(Table 7-1):$ENOBeff={\log }_2(4.096/3.71\mu )\approx 20.1$ bit——正对上封面"Up to 20 Bits effective resolution"。同一颗芯片码分辨率 24bit、有效分辨率却只有 20bit,这 4bit 的差就是量化以上的噪声地板,且这还是最理想工况(输入短路、内部参考、最慢数据率)。

把理想量化之外的所有误差摊开,按"能不能靠一次系统校准消掉"分两类:offset 与 gain 是系统误差,可校;INL/DNL、参考漂移、噪声是残差地板,校不掉,直接封顶 ENOB。这张栈是本页的核心——每一项都要能折算到同一物理量再 RSS。

各项含义与 ADS1220 datasheet §6.5 的实数(锚在括号里):

• Offset(失调,加性,可校):输入为零时的非零码。ADS1220 输入失调 $Vio=\pm 4\mu V$(typ,Gain=1)。做一次系统 offset 校准(短路输入读零点)即消掉;留下的是 offset 漂移 $0.08\mu V{/}^{\circ }C$(typ,Gain 1–128)。offset 是加性的——不随读数大小变。
• Gain(增益,乘性,可校):实际斜率与理想斜率之比偏差。ADS1220 增益误差 $\pm 0.015\%$(typ)。用已知满量程输入做一次 gain 校准消掉;留下 gain 漂移 $1\text{ppm}{/}^{\circ }C$(typ)。gain 是乘性的——按读数百分比走。
• 参考漂移(乘性,校不掉):$Vref$ 随温度/时间变,由 §1 直接乘到结果。ADS1220 内部 2.048V 参考漂移 $5\text{ppm}{/}^{\circ }C$(typ)、$30\text{ppm}{/}^{\circ }C$(max),长期漂移 110 ppm/1000h。除非做比率测量(用同一激励同时产生信号与参考,§8),否则参考漂移就是纯乘性增益误差,常是温漂预算里最大的一项。
• INL(积分非线性,校不掉):传递曲线相对理想直线的最大偏离,单位 ppm of FSR。ADS1220 $INL=\pm 6\text{ppmFSR}$(typ,best-fit)、$\pm 15$(max)。它是形状误差,两点 offset/gain 校准消不掉(需多点查表)。
• DNL(微分非线性)与 no-missing-code:相邻码步长偏差;若某码步长 $\le -1LSB$ 就"丢码"。ADS1220 标 24bit no missing codes,即全 24 位 $DNL>-1$。
• 量化 + PGA 噪声(随机):§2 的 $LSB/\sqrt{12}$ 加上 PGA/ADC 自噪声(Table 7-1 的 $Vrms$)。随机项按 RMS 参与 RSS,不按最坏值。

折算与叠加规则:先把每项用其物理机制折到同一个量(见 §7,折到 mA)。系统项(offset 残差、gain/参考/INL)用最坏值线性相加或按不相关 RSS;随机项(量化、PGA 噪声)本身就是 RMS,直接进 RSS。工程上通用做法是全部按不相关处理、平方和开根:

保守时可把强相关的系统项(如同一温度驱动的多个漂移)线性相加、再与随机项 RSS。哪一项主导,就把工程资源投在哪一项——这才是"预算"的意义。

上面的噪声/线性度假设输入被完整采到。对 SAR ADC(MCU 内置 12bit ADC 的主流架构),输入端是一颗采样保持电容 $Cadc$ 经内部开关电阻 $Radc$ 充电;外部源阻抗 $Rain$ 串进来,充电时间常数变成 $(Radc+Rain)\cdot Cadc$。采样窗口不够 $Cadc$ 就充不到信号真值,读数偏低。

充电按 $Vc=Vin(1-e^{-t/RC})$ 收敛,要充到 $n$ 位精度需 $t/RC\ge (n+1)\ln 2$:

工程经验法则:采样时间 $\ge 10(Radc+Rain)Cadc$ 才够 10–12bit 实用精度。用 12bit ADC 但源阻抗大,实测可能只得 8bit——这是 SAR 场景 ENOB 掉位的头号原因。对策:外置运放 buffer(输出阻抗 $<1\Omega$,对 ADC 几乎无负担);或把 MCU 的采样时间寄存器调到最大(常见可选 1.5/7.5/13.5/239 个 ADC clock 周期)。

ΔΣ 对照(重要):带 PGA 的 ΔΣ(如 ADS1220)输入是高阻缓冲的(PGA 输入电流仅几 nA,datasheet Fig 6-16…6-26),所以能容忍 kΩ 级源阻抗与串联抗混叠电阻而几乎不引入增益误差——这正是 §5 抗混叠 RC 敢用 1kΩ 的底气。未旁路 PGA 的 ΔΣ 与 SAR 一样是开关电容采样,则回到上面的 $RC$ settling 约束。选架构时这条直接决定前端要不要 buffer。

模拟输入线上耦合的高频噪声(EMI、SMPS/PWM 谐波、相邻 I/O 翻转)会直接进采样结果,更阴险的是混叠:任何采样系统里高于奈奎斯特频率的分量都会折叠回信号带内。ΔΣ 的隐患在于它在调制频率 $fMOD$(ADS1220normal 模式 256kHz)采样,不是在输出数据率采样;数字 sinc 滤波器的响应在 $fMOD$ 的整数倍处重复,落在 $fMOD$ 及其倍频附近的噪声不被数字滤波器衰减、原样折回带内(datasheet §9.1.2 Fig 9-2)。电机驱动里 PWM 基频与谐波正好是这种宽带干扰源。

对策是一阶差分 RC 抗混叠滤波,把 $fMOD/2$ 以上压到 ADC 噪声地板以下。TI 建议截止频率取输出数据率或其 10 倍为起点。一阶 RC 差分拐角

(差分模式看到两条线的 $2R$ 与差分电容 $Cdiff$)。取 $R=1\text{k}\Omega$/线、$Cdiff=1\mu F$:$fc=1/(2\pi \cdot 2000\cdot 1\mu )\approx 79.6$ Hz。它在 $fMOD=256$ kHz 处的一阶衰减 $=20{\log }_{10}(256\text{k}/79.6)\approx 70$ dB,在 16kHz PWM 处约 46dB。另配共模电容 $Ccm=Cdiff/10=100\text{nF}$/线到 AGND;必须 $Cdiff\ge 10Ccm$,否则 $Ccm$ 的失配会把共模噪声转成差模、吃掉 CMRR。因 PGA 高阻缓冲(§4),1kΩ 串联电阻带来的偏置电流失调只有亚 mV 级,可忽略。ADS1220 片内另有约 31.8MHz 的 EMI 滤波器,但那只挡 RF,带内抗混叠仍靠这颗外部 RC。

慢测量的简化版:若信号本身 $<1$ kHz(慢电流/温度),输入到地一颗 10nF 也能形成低通,但要记得它会和源阻抗形成拐点拖慢响应,别用在需要带宽的通道。

前面的电学预算,PCB 布板不对就全数作废。两条机制最常咬人。注入电流:I/O 引脚电压超出 GND 或 $Vdd$ 时 ESD 保护二极管导通,把过冲电流泻到电源/地,这股电流经共阻抗回流到邻近 ADC 引脚,造成几 mV 偏差——足以毁掉 10bit 以上测量。典型场景:相邻 GPIO 带容性负载翻转,过冲经 ESD 二极管在 GND 走线上生压降,被 ADC 当成参考漂移。对策:ADC 引脚远离高频切换 I/O;模拟/数字电源地分割,单点(通常 ADC 模块底部)星形连接;分割口用磁珠/0Ω 电阻便于调试切断。

布板五约束(违反任一条都能吃掉数个 bit):

• 模拟地分割:数字逻辑电流(高 di/dt)与模拟参考电流(精度敏感)不共用地走线;VSSA 与 VSS 在 ADC 附近分开,单点星形连接。
• 去耦紧贴:每对 VDDA/VSSA 紧贴 0.1µF + 10pF(走线 $<5$ mm),否则走线电感 + 电容成 LC、高频去耦失效。
• 参考单独走线:$Vref$ 走专门低噪声源(LDO 或 TL431/LM4040/REF50xx),靠近 ADC 引脚,远离时钟/SMPS 开关节点;不从主电源直接抽线。
• 输入短走 + 屏蔽:$Vain$ 走内层、地平面包夹,绝不与时钟/PWM/CAN 线平行(容性串扰)。
• 时钟干净:SAR 比较器与 ΔΣ 调制器对时钟抖动敏感,PLL 抖动直接吃 ENOB;高精度场景用低抖动专用时钟喂 ADC。

用真器件走一遍完整预算。应用:低压电机驱动的相电流精测/转矩标定/保护监测通道(慢环、非 10–20kHz 电流内环,内环用另一颗快 SAR,见 §8)。器件:TI ADS1220(24bit ΔΣ,集成 PGA 增益 1–128,内部 2.048V 参考,normal 20–1000SPS)+ Vishay WSLP2512R0020(2mΩ Power Metal Strip,±1%,TCR $<20$ ppm/°C,thermal EMF $<3\mu V{/}^{\circ }C$,3W)。

测量链设定:连续测量 $\pm 25$ A,分流器 2mΩ → $\pm 25$ A 对应 $\pm 50$ mV。取 PGA Gain=16 → $FSR=\pm Vref/Gain=\pm 2.048/16=\pm 128$ mV,对应 $\pm 64$ A——留 2.5× 过流裕度给瞬态/故障。数据率 20SPS(取最优噪声点),温漂预算按标定温 25°C、工况 $\pm 60^{\circ }C$(即 $\Delta T=60^{\circ }C$),已做 25°C 系统 offset + gain 校准。

第 1 步 LSB 与量化:$FSR$ 全跨 $=2\times 2.048/16=0.256$ V,$LSB=0.256/2^{24}=15.26$ nV → 折算电流 $LS{B}_I=15.26\text{nV}/2\text{m}\Omega =7.63\mu A$。量化噪声 $eq=LSB/\sqrt{12}=4.41$ nV → $2.2\mu A$——完全可忽略,24bit 的码步比一切都细。

第 2 步 逐项折算到电流(工作点 $I=20$ A,$Vshunt=40$ mV):

分流器容差 $\pm 1\%$ 与 ADC offset/gain 初值都被 25°C 校准吸收,故上表只留温漂残差。

第 3 步 RSS 与判据:按不相关平方和,

即 $25.1/20\text{A}=0.125\%$ of reading、$25.1/25\text{A}=0.10\%$ of FS。转矩控制典型要求 $\pm 1\%$ reading($=200$ mA)或更严 $\pm 0.5\%$($=100$ mA)——本设计 25mA,余量 4–8×,合格。

第 4 步 读预算(专家结论):方差里 分流器 TCR 24mA 占 91%,参考漂移 6mA 次之,ADC 自噪声 0.175mA + INL 0.77mA 加起来不到分流器的 3%。这就是本页要钉死的一句话:一颗 24bit ADC 精度地板由分流器 + 参考漂移决定,不是 ADC。想再压误差,杠杆按优先级是:① 换更低 TCR 分流器(<10ppm/°C 精密件)或测分流器温度、firmware 里做 TCR 补偿(把 20ppm 残差压到 ~5ppm → 24mA→6mA);② 换外部精密参考 REF5020($3\text{ppm}{/}^{\circ }C$ max → 参考项 6mA→3.6mA);③ 对称 Kelvin 布局压 thermal EMF。全做完 RSS 可到 ~7mA(0.035% reading)。反过来,在 ADC 上加钱(选更高 bit、更低噪声)对这条预算几乎无感——预算表告诉你钱该花在哪。

第 5 步 抗混叠(接 §5):电机 PWM 谐波是宽带干扰,取 $R=1\text{k}\Omega$/线、$Cdiff=1\mu F$、$Ccm=100\text{nF}$/线 → 差分拐角 79.6Hz、$fMOD$=256kHz 处 70dB 衰减;PGA 高阻缓冲让 1kΩ 串阻无损。20SPS 输出、~80Hz 拐角对慢电流环足够。

worked budget 给的是标称点;守住边界才叫读进了 datasheet。这几条是"能不能量产"的分水岭。

• ΔΣ vs SAR — 带宽换精度的根本取舍:本设计 20SPS 的 ΔΣ 能到 ~19.5bit ENOB,但输出周期 50ms、信号带宽仅几 Hz——只能做精测/telemetry/标定,做不了 10–20kHz 电流内环。内环要用快 SAR(如 MCU 片内 12bit ~1MSPS,或专用 100kSPS+ SAR),奈奎斯特覆盖开关频率,但 ENOB 只有 10–11bit、电流噪声大得多。双路架构(快 SAR 管环路 + 慢 ΔΣ 管精度)是电机驱动常见解——同一物理量、两个精度-带宽工作点。选架构前先问"这一路到底要带宽还是要精度"。
• 比率测量消参考漂移:datasheet §9.1.3——若用同一激励源同时产生信号与 ADC 参考,参考漂移在传递函数里对消(输出只是两电阻之比)。分流器电流测量非天然比率式(参考独立于分流激励),故参考漂移是纯乘性误差;这正是它在 §7 里排第二的原因,也是 RTD/电桥类天生比率、而分流类不比率的分野。
• 数据率 ↔ 噪声 ↔ 混叠三角:提高数据率(20→1000SPS)带宽升但输入折合噪声涨(Table 7-1:G16 从 0.35 到 2.95µVrms,ENOB 掉 ~3bit),且数字滤波器第一凹口右移、抗混叠 RC 拐角要跟着上移。三者联动,不能只调一个。
• 参考初值 vs 漂移:内部 2.048V 初值 $\pm 0.15\%$(2.045–2.051V)是可校的乘性误差(系统 gain cal 吸收),真正进温漂预算的是 5–30ppm/°C 的漂移——别把初值容差重复计进温漂。
• INL 的 ppmFSR 基准:INL 按满量程范围算,和你实际用了多少量程无关。只用到 30% 量程时,INL 的绝对电压仍是整个 FSR 的 6ppm,占读数的比例被放大——低量程利用率会恶化线性度相对误差,选 Gain 时要兼顾量程利用率。

前面公式都成立,真实翻车常在这几处"看着对、实则咬人"的地方,逐条对照。

• 拿 datasheet 位数当精度:24bit 是码分辨率;先算 ENOB(§2),再看 offset/gain 能否校、剩下的漂移/INL/噪声地板,才是应用精度。
• 忘了分流器 + 参考才是地板:ADC 选型前先做 §7 那张预算表,90% 概率误差不在 ADC 上;别在 ADC 上过度投钱。
• 参考漂移当加性处理:$Vref$ 是乘性的,数字域滤不掉;比率式才能对消,分流测量不是比率式。
• 抗混叠只想到带内:ΔΣ 在 $fMOD$ 采样,PWM 谐波折回带内;RC 拐角要按 $fMOD/2$ 设计,不是按输出数据率设计。
• SAR 源阻抗过大:采样时间 $<10RC$ 就掉位;要么 buffer、要么调最长采样时间;ΔΣ-with-PGA 才免此约束。
• thermal EMF / 自热被忽略:分流器两端异种金属结 + 温度梯度产生 µV 级热电势,大电流自热($I^{2}R$)加剧;对称 Kelvin 布局 + ADC 的 offset 校准/斩波压制。
• 量程利用率太低:只用 30% 量程,INL/offset 相对读数被放大;用 PGA 增益把信号顶到接近满量程再测。
• 地分割单点接错:模拟/数字地要单点星形连,多点连回共阻抗噪声;分割口留 0Ω/磁珠便于调试。