ADC 应用精度:噪声源 / 源阻抗 / 采样时间 / PCB 布板

ADC 把模拟输入数字化的本质是 $VIN/VAREF$ 的比值。任何 $VAREF$ 上的纹波直接乘到结果上——不是加性误差,是乘性误差,无法靠后端数字滤波抵消。把 $VAREF$ 放进完整的误差预算里看,它常是堆叠中最大的一项:offset / gain 这类系统误差可以靠校准消除,而 INL / DNL / 量化噪声 / Vref 漂移 / 噪声是留下来的残差地板,直接封顶有效分辨率 ENOB。

具体例子:5V 模拟参考,1V 输入,理论数字值 $(1/5)\cdot 1023=204$(10bit)。$VAREF$ 上有 40mV 纹波时,峰值 5.04V,数字值变 $(1/5.04)\cdot 1023=202$——误差 2 LSB 完全由纹波决定。

工程对策:模拟电源用 LDO 不用 SMPS(SMPS 开关噪声 15kHz-1MHz 直接落在 ADC 带宽内);LDO 输出端 + ADC 引脚紧贴 0.1µF + 10pF 双电容(0.1µF 滤低频,10pF 滤高频);大容量 1-10µF 在电源源头滤纹波;严格的话再加铁氧体磁珠串联(高频阻抗大、DC 损耗 < 0.01Ω)。

ADC 内部有采样保持(S/H)电路: $RADC$ 串 $CADC$ 形成 RC 网络。当外部信号源有阻抗 $RAIN$,实际充电时间常数变成 $(RADC+RAIN)\cdot CADC$,采样时间不够 $CADC$ 就充不到信号实际电压,数字读数偏低。

充电曲线 $Vc=VIN(1-e^{-t/RC})$:

工程经验法则:采样时间 ≥ 10·(RADC+RAIN)·CADC 才能达 10bit 实用精度。如果用 12bit ADC 但源阻抗大,可能拿到的有效位数只有 8bit。

实操:外置运放 buffer 是最常见的解(运放输出阻抗 < 1Ω,对 ADC 几乎无负担);源阻抗已知大的场景把 ADC 采样时间寄存器调到最大(MCU ADC 通常可选 1.5/7.5/13.5/239 个 ADC clock 周期)。

模拟输入线上耦合的高频噪声(EMI、SMPS 谐波、相邻 I/O 翻转)直接出现在采样结果里。简单对策:输入引脚到地放 10nF 陶瓷电容形成低通滤波——只在信号本身频率低(< 1kHz 慢测量)时用,因为电容会和源阻抗形成低通拐点拖慢响应。

更高频信号(电流采样、功率级反馈)需要 RC 滤波 + 运放 buffer 链路:输入端 R + 二阶 RC 低通滤波(截止频率为信号带宽的 5-10 倍),buffer 后再进 ADC,带宽和噪声同时优化。

ESD 保护二极管在 I/O 引脚电压超出 GND 或 $VDD$ 时导通,把过冲电流泻到电源 / 地。但这个注入电流会通过共阻抗回到附近的 ADC 引脚,造成几个 mV 量级偏差——足够影响 10bit 以上 ADC。

具体例子:相邻 GPIO 切换时如果带容性负载,过冲峰值通过 ESD 二极管,在 GND 走线上产生压降,被 ADC 视为参考漂移。

对策:把 ADC 引脚远离切换频繁的数字 I/O;模拟电源/地与数字电源/地分割,只在一点(通常 ADC 模块底部)以星形连接;不能完全分割时,在分割口用磁珠 / 0Ω 电阻方便后续调试切断。

数字逻辑电流(高 di/dt)与模拟参考电流(低 di/dt 但精度敏感)不能共用同一片地走线。模拟地(VSSA)和数字地(VSS)在 ADC 模块附近分开,两者通过单点星形连接(典型在 ADC IC 底部 vias 处)。

每个 $VDDA$ / $VSSA$ 对必须有 0.1µF + 10pF 紧贴 ADC 引脚——走线 < 5mm,否则走线电感 + 电容形成 LC 低通,高频去耦失效。

$VAREF$ 不能从主电源直接抽线,要走专门的低噪声参考(LDO 或 reference IC 如 TL431 / LM4040)。$VAREF$ 走线靠近 ADC 引脚,远离时钟 / SMPS 开关节点。

$VAIN$ 信号线短、走 PCB 内层、用地 plane 包夹屏蔽。绝对避免与时钟线、PWM 线、CAN/LIN 线平行走(parasitic capacitive coupling 引入相邻噪声)。

ADC 内部的 SAR 比较器对时钟抖动敏感。MCU 系统时钟如果是 PLL 锁相环出来的,jitter 会直接影响 ENOB。要求高精度场景用专用低 jitter 时钟源喂 ADC clock。