SiC MOSFET 物理紧凑模型 — 为什么 Si SPICE 不够用

功率器件L4别名 SiC compact model · SiC physics-based model · SiC SPICE model · SiC interface trap · 界面缺陷 · JFET 收缩 · SiC body diode · SiC R_DS(on) 温度系数 · SiC vs Si SPICE · Kraus Castellazzi · SiC physical compact相关[[topic-sic-mosfet-gen4-rohm]][[topic-sic-commercial-products]][[topic-electro-thermal-simulation]][[topic-mosfet-datasheet-reading]]

本质与导读

本质 SiO2/SiC 界面缺陷密度比 Si 高 1000×,Si MOSFET 的 SPICE 模型(BSIM)直接套到 SiC 会失真,SENTAURUS 全物理模型又要数小时。Kraus & Castellazzi 的物理紧凑模型用 behavioral SPICE source 在 < 1 秒仿真,精度仍 < 5% vs 实测。

核心要点

SiC 物理 4 大差异 — interface trap / β 非单调 / Rd 电压依赖 / body diode 高 VF
interface trap 密度 $D i t^{S i C} \sim 1000 \times D i t^{S i}$ ( $1 0^{12}$ /cm² eV vs $1 0^{9}$ /cm² eV)
σ_n 公式 $σ_{n} = co x \cdot V g e ff$ , $V g e ff = (V g s - V t h) \cdot (1 - trap-occupied)$
β 公式 $β = β_{0} / (1 + b (1 - V g e ff / V_{β}) + θ V g e ff)$ ,b/θ 双竞争项
Rd 分两段 — Rd1(depletion 收缩)+ Rd2(drift 主体), $A l / A = 1 + a r 1 V d s + a r 2 V d g$
body diode 仅 $V d s < - 2.5 V$ 才导通 — SiC 续流损耗大,工程必须并联 SiC SBD
RDS(on) 温度系数 — Cree C2M0080120D 在 -25 → 200°C 升 3×(0.075 → 0.22 Ω)
建议 $V g s$ = 18-20 V — trap 在 15V 才填满,与 Si 标称 10V 完全不同

主线坐标:第 5 站 · 逆变器(栅驱 + 功率模块) · ↑ 全景主线

1. 4 个物理差异 — 为什么 Si SPICE 模型直接套不行

工程师在仿真 SiC inverter 时,常常发现"模型对 VDS 输出特性匹配良好,但实测发现高频开关 / 高温运行偏差大"。根源是 4 个 SiC 独有的物理现象,标准 Si 模型(BSIM、EKV 等)不算。

SiC vs Si 物理差异

1.1 差异 ① — Interface trap(SiO2/SiC 界面缺陷)

Si 在 SiO2/Si 界面的缺陷密度 $D i t \approx 1 0^{9}$ /cm² eV(几乎可忽略)。SiC 的 SiO2/SiC 界面密度高 1000 倍,达 $1 0^{12}$ /cm² eV。

物理后果:trap 占据电子电荷,让 effective gate voltage 比 physical gate voltage 低:

σ_{n} = co x (V g s - V t h) - σ_{i t}

其中 $σ_{i t}$ 是 trap 占据电荷密度,随 $V g s$ 单调上升直到 $σ_{i t s a t}$ 饱和。

工程后果:SiC datasheet 推荐 $V g s = 18$ - $20 V$ (让 trap 完全填满),而 Si 标称 10V 即可。如果 SiC 也用 10V 驱动, $R D S (o n)$ 比标称值高 30-50%。

1.2 差异 ② — β 随 Vgs 非单调

Si 中 β 公式:

β = w \cdot co x \cdot μ_{n} / l

$μ_{n}$ 随 $V g s$ 升单调下降(surface roughness scattering),所以 β 单调降。

SiC 中:

β = β_{0} / (1 + b (1 - V_{g e ff}^{'} / V_{β}) + θ V g e ff)

两个相互竞争的项:

b 项(Coulomb scattering) — 由 interface trap 引起, $V g s$ 低时主导,β 先随 Vgs 升而升
θ 项(surface roughness) — Si 也有, $V g s$ 高时主导,β 后随 Vgs 升而降

结果:SiC β 在 $V g s \approx 15$ - $17 V$ 处有峰值,之后下降。Si SPICE 模型完全抓不到这个非单调行为。

1.3 差异 ③ — drain resistance 电压依赖

Si MOSFET drift 区低掺杂厚(典型 100 µm @ 600V),drain region 电阻 $R d \approx$ const。

SiC drift 区高掺杂薄(典型 10 µm @ 1.2 kV),JFET 效应显著 —— p-body 在 drift 区扩展 depletion, $V d s$ 升高时 depletion 扩张,电流路径被收窄:

R d 1 = (depletion-area dependent)

R d 2 = R d 0 (1 - l 1/ L + V R 2/ I s a t)

\frac{A l}{A} = 1 + a r 1 V d s + a r 2 V d g

加上速度饱和(高场下电子达到饱和速度,电流不再随 Vds 升), $R d$ 强烈依赖 $V d s, V d g$ 。

工程后果:Si 模型仿真 SiC 在高 $V d s$ 工作时, $R D S (o n)$ 被低估,实测损耗比仿真高 20-40%。

1.4 差异 ④ — body diode VF

Si bandgap 1.12 eV,body diode $V F \approx 0.7 V$ , $V d s < - 0.7 V$ 即开启续流。

SiC bandgap 3.26 eV(3×),body diode $V F \approx 2.5$ - $3.0 V$ , $V d s < - 2.5 V$ 才开。

工程后果:

续流损耗大 — $PF W = V F \times I l o a d$ ,SiC 比 Si 大 4×
必须并联 SiC SBD(典型 1200V/40A)— SBD 的 $V F \approx 1.5 V$ ,把 body diode 短路
不并 SBD 的 SiC 设计在 50% 占空比下损耗比 Si 还高

详见 topic-sic-commercial-products 中 SiC SBD 并联设计。

2. Interface trap 对 σ_n 的具体影响

paper Fig. 3 给出 SiC 在有 / 无 trap 下电荷密度的实测对比。

Interface trap 效应

2.1 实测数据

20-cell device(Cree CMF2010D)在 $V g s = 0$ - $20 V$ 范围内,without traps 和 with traps 两条曲线:

without traps(理论): $V g s > V t h$ 后 $σ_{n}$ 线性升
with traps(实测): $V g s$ 5-15V 区间 $σ_{n}$ 几乎不升,15V 后才"追上"理论

2.2 物理解释

SiC 实测曲线低 $V g s$ 段平,只有 15V 之后才"追上"理论——这是因为 interface trap 先吃掉一部分电荷,要 trap 填满后 channel 才正常导通。公式形式如下:

σ_{n} = co x (V g s - V t h) (1 - \frac{f i t}{1 + f i t ( V g s - V t h ) /Δ V t h})

其中 $f i t < 1$ 是 fraction 参数, $Δ V t h$ 是 trap 引起的 $V t h$ shift:

Δ V t h = σ_{i t s a t} / co x

直观理解:每个 $V g s$ increment 先填 trap,再增加 channel charge —— 所以低 $V g s$ 处 $σ_{n}$ "增长缓慢",直到 trap 填满才正常增长。

2.3 工程含义

trap 物理直接落到 4 条 gate 驱动设计规则——为什么 SiC 必上 18-20V on + -5V off:

SiC 不能在 $V g s = 10 V$ 下工作(Si 默认值)— $σ_{n}$ 不足, $R D S (o n)$ 比标称高 30-50%
设计 $V g s$ on 18-20V — 让 trap 完全填满, $σ_{n}$ 达到理论值
设计 $V g s$ off -5V — SiC $V T H$ 标 2-4V 但 trap 释放慢,需要负电压关断
datasheet $V T H$ 在 $I D = 250 μ A$ 测,实际工况 $V g p$ (Miller 平台)更高;详见 topic-mosfet-gate-charge-switching

3. β 非单调 + Rd 电压依赖

paper Fig. 4 和 Fig. 5 / 6 / 7 / 8 给出 β 和 Rd 在不同 $V g s$ / $V d s$ / 温度下的实测行为。

β + Rd

3.1 β 非单调

Si β 随 $V g s$ 单调降(只有 θ 项),SiC β 在 $V g s \approx 15$ - $17 V$ 有峰值(b 项与 θ 项平衡)。这意味着:

SiC 在 $V g s > 17 V$ 不能"线性提升 transconductance" — β 反而降
$V g s$ 推荐 18-20V 已经过了 β 峰值,但 trap 接近填满,平衡选择
实际 datasheet $R D S (o n)$ @ $V g s = 20 V$ 仍标 0.08 Ω(Cree C2M0080120D)

3.2 JFET 收缩 + 速度饱和

paper Fig. 4 显示 internal $V d s = V D S - V R d$ 在 $V D S$ 上升过程中先升后饱和:

低 $V D S$ : $V d s$ 跟着 $V D S$ 升(Rd 小, $V R d$ 小)
高 $V D S$ : $V d s$ 被钳位, $V R d$ 主导

物理:depletion 收缩电流路径,P+ body 下方相当于 JFET pinch-off, $V d s$ 跨度限制在 $\approx V g s$ 量级。

工程后果:

高 VDS 工作点 $R D S (o n)$ 比标称值高 50-100%(标称在低 $V D S$ 测)
模拟 hard switching 损耗时必须用电压依赖 Rd 模型

4. RDS(on) 温度依赖 — 3× 升幅

Cree C2M0080120D 在 -25 → 200°C 温度范围内 RDS(on) 从 0.075 Ω 升到 0.22 Ω(3×)。

T (°C)	RDS(on) (Ω)	归一化
-50	0.07	0.93×
0	0.08	1.07×
25	0.08 (typ)	1.00×
100	0.13	1.73×
150	0.18	2.40×
200	0.22	2.93×

对比 Si:同样温差 -25 → 200°C 通常升 1.8-2×。SiC 温度敏感性约 50% 高于 Si。

物理原因:

channel mobility $μ_{n} (T) \propto T^{- 2.5}$ (SiC 比 Si 高)
interface trap density 温度依赖, $σ_{i t}$ 高温下释放,反而让 $V g e ff$ 微升,但被 mobility 主导
drift 区电阻 $\propto T^{2.5}$ (声子散射)

工程后果:

SiC 设计余量必须按 $T j = T j, max$ 估算 $R D S (o n)$
热反馈正(RDS(on)↑ → 损耗↑ → $T j$ ↑ → RDS(on)↑↑)
多颗 SiC 并联时电流均流靠正温度系数自动平衡(see topic-sic-mosfet-parallel)

5. SPICE Subcircuit 实现

paper Fig. 2 给出完整子电路结构 —— behavioral source 实现 3 个电流源 + 4 个电压依赖电容。

SPICE subcircuit

5.1 电气子电路(Fig. 2a)

3 个 controlled current source:

$I d s$ :主电流(eq 13,含 $V g e ff$ + $V d e ff$ + 含温度依赖)
$I R d 1$ :depletion 收缩区电流(eq 16)
$I R d 2$ :drift 主体区电流(eq 17)

4 个 voltage-dependent capacitor:

$C g s$ 、 $C g d$ 、 $C d s$ :容值依 $V g s / V d s$ 变化(fixed C + controlled V 实现)
body diode 反向恢复电容

寄生元件: $R g$ (gate)、 $R s$ (source bond wire)、 $L d / L s / Lg$ (package 寄生)。

5.2 热子电路(Fig. 2b)

Foster ladder $Rt h 1, Rt h 2, \dots, Rt hn$ + $Ct h 1, \dots, Ct hn$ , $I P o w er$ 是总功率(电气子电路输出), $T j$ 节点反馈给电气模型温度依赖参数。

详见 topic-electro-thermal-simulation 中 Cauer/Foster 理论。

5.3 参数提取

模型需要 ~ 12 个参数,从 datasheet + 实测拟合:

参数	含义	提取方法
$V T H$	threshold	$I D = 250 μ A$ 测
$β_{0}, b, θ$	transconductance	Id vs Vgs 拟合
$f i t, σ_{i t s a t}$	trap	σ_n 实测
$V_{β}$	β 峰位置	β-Vgs 曲线
$k, λ$	drift / pinch-off	Vdsat vs Vgs
$a r 1, a r 2$	Rd 电压依赖	Rd-Vds 曲线
$δ, ϕ_{i}$	smoothing / built-in	breakdown 拟合

5.4 验证结果

Cree C2M0080120D(1.2 kV / 30 A)实测对比:

输出特性 -25 / 20 / 200°C 三温度, $V g s = 10$ - $20 V$ 步进 2V,模型与实测 误差 < 5%
$R D S (o n) (T)$ 曲线整个 -50 → 200°C 范围误差 < 3%
transfer 特性 $I D$ - $V g s$ 误差 < 5%

→ 这是 SENTAURUS 全物理仿真无法达到的"快速 + 高精度"工程平衡。

6. 工程 cheat-sheet

下表组织 SiC 设计时与 Si 不同的关键决策点。

决策	Si 推荐	SiC 推荐	原因
$V g s$ on	10 V	18-20 V	trap 在 15V 填满
$V g s$ off	0 V	-5 V	trap 释放慢
body diode	用	不用,加 SBD	$V F = 3$ V 太高
SPICE 模型	BSIM	物理紧凑 + thermal	β 非单调 + Rd 电压依赖
$R D S (o n)$ 估算	× 2 (-25→200°C)	× 3 (-25→200°C)	mobility 温度敏感
推荐 $T j, max$	150°C	175°C(产品) / 200°C(物理)	bandgap 大
并联均流	主动控制	正温度系数自平衡	$R D S (o n) (T j)$ 正反馈
高 $V D S$ RDS(on)	× 1.05	× 1.5(JFET)	drift 收缩

7. 常见误区

SiC 紧凑模型常见 4 类误用模式,都源自"把 Si 经验直接搬到 SiC"——下面 4 条覆盖最经常的坑:

❌ "SiC 是 Si 的高压版,SPICE 模型通用" — 4 个物理差异让 Si 模型在 SiC 上误差 30-50%
❌ "SiC 用 Vgs = 12V 就行" — trap 未填满,RDS(on) 比标称高 30%
❌ "SiC body diode 像 Si 一样用" — $V F = 3$ V 续流损耗大,必并 SBD
❌ "β 在高 Vgs 一直升" — SiC β 在 17V 后下降,不要无脑提电压
❌ "RDS(on) 标称值就是工作值" — 高 $V D S$ + 高温下实际 RDS(on) 是标称值 3-5×
❌ "Cauer 热模型对 SiC 准" — SiC die 薄, $τ$ 比 Si 短 10×,需要更高阶 Cauer

8. 自检题

前 3 题考 4 个物理差异,4-6 考公式,7-10 考工程应用。

SiO2/SiC 界面 trap 密度是 SiO2/Si 的多少倍?对 σ_n 有什么影响?
SiC β 在 Vgs 5-20V 区间什么趋势?是什么物理在主导?
为什么 SiC body diode VF 是 Si 的 4×?工程上如何处理?
写出 σ_n 公式(含 trap 项)
β 公式中 b 项与 θ 项各对应什么物理散射?
Rd 在高 Vds 下为何不再恒定?(两个原因)
SiC 推荐 Vgs on = 18-20V 而 Si 是 10V,根本原因?
SiC RDS(on) 在 -25 → 200°C 升幅约多少?为什么比 Si 高?
SiC 并联多颗时为何不需要主动均流?
Kraus 模型与 SENTAURUS 全物理模型的核心 trade-off?

Engineering Objects

引用此页的结构化 Engineeri…

引用此页的结构化 Engineering Object(v2.0 Copilot 自动生成,不要手动编辑此段)。

component · component_sic_mosfet — SiC MOSFET
failure_mode · failure_mode_gate_oxide_breakdown — 栅氧击穿
failure_mode · failure_mode_miller_induced_turn_on — Miller-Induced Spurious Turn-On

Cross-references

← 索引
topic-sic-devices — SiC 基础概念
topic-sic-mosfet-gen4-rohm — ROHM Gen 4 SiC 工程实测
topic-sic-commercial-products — SiC 商业产品演进
topic-sic-mosfet-parallel — SiC 并联均流(本页正温度系数的应用)
topic-semiconductor-physics — 半导体物理基础
topic-mosfet — 通用 MOSFET
topic-spice-mosfet-models — SPICE 模型层级 L0/L1/L2/L3
topic-mosfet-datasheet-reading — datasheet 参数解读
topic-electro-thermal-simulation — Foster/Cauer 热模型(本页热子电路)
topic-mosfet-gate-charge-switching — gate charge 开关时序(SiC Vgs 推荐)

SiC MOSFET 物理紧凑模型 — 为什么 Si SPICE 不够用

本质与导读

10. 核心要点

1. 4 个物理差异 — 为什么 Si SPICE 模型直接套不行

1.1 差异 ① — Interface trap(SiO2/SiC 界面缺陷)

1.2 差异 ② — β 随 Vgs 非单调

1.3 差异 ③ — drain resistance 电压依赖

1.4 差异 ④ — body diode VF

2. Interface trap 对 σ_n 的具体影响

2.1 实测数据

2.2 物理解释

2.3 工程含义

3. β 非单调 + Rd 电压依赖

3.1 β 非单调

3.2 JFET 收缩 + 速度饱和

4. RDS(on) 温度依赖 — 3× 升幅

5. SPICE Subcircuit 实现

5.1 电气子电路(Fig. 2a)

5.2 热子电路(Fig. 2b)

5.3 参数提取

5.4 验证结果

6. 工程 cheat-sheet

7. 常见误区

8. 自检题

9. Engineering Objects

A. Cross-references

核心要点

Engineering Objects

Cross-references