每日复习 — 2026-05-08
本质与导读
自动生成 | 3 道复习题 + 2 个核心要点 | 覆盖 5 个知识页面
复习题
1. 为什么'分割地平面 + 单点连接'是错误做法？
- 已学习
来自 EMC 与绝缘配合
早期思路是把数字地和模拟地完全分开只…
早期思路是把数字地和模拟地完全分开只在一点连接，希望隔离两种电流。问题：高频时单点连接的电感巨大，回流被迫绕远形成大环路，辐射严重；跨越地分割的信号会辐射。现代推荐：单一地平面 + 布局隔离——整块地平面不分割（保证回流总是最短路径），靠布局让数字器件和模拟器件物理分开，数字开关电流的回流路径天然不穿过模拟区域。用电源分割（而不是地分割）隔离模拟和数字电源。ADC 的 AGND 和 DGND 都接到统一地平面。这比分割 + 单点连接可靠得多，是现代混合信号 PCB 的主流做法。
2. 电流拖尾占 E_off 多少？为什么 IGBT 频率上限 ~30 kHz？
- 已学习
来自 IGBT 技术
拖尾段占 E_off 的 6070%…
拖尾段占 E_off 的 60
70%，是 IGBT 关断损耗的主要来源。主下降段（MOSFET 沟道关闭）只占 3040%。物理：关断后漂移区残留大量空穴需要时间复合（τ_p15 μs），这段时间 V_CE 已升高而 I_C 还在流，V·I 重叠区域极大。工程后果：典型 IGBT E_off = 10 mJ @ 1200V/100A，设 P_off,max = 100W → f_sw,max = 10 kHz。这就是工业 IGBT 实际频率 2~20 kHz 的根本原因，再高损耗就吃不消。
核心要点速览
电路仿真工具（Circuit Simulation） — 为什么功率 MOSFET 必须用厂商行为模型？
- 已学习
BSIM 家族是为 CMOS IC…
BSIM 家族是为 CMOS IC 设计的，对亚微米沟道和小信号优化，对功率器件五个致命缺失：(1) 漂移区（JFET 区）电阻缺失——严重低估 R_DS(on)；(2) 非线性 C_gs/C_gd(V_DS) 简化——Miller 平台错误、开关波形失真；(3) C_oss 非线性简化——硬开关损耗低估；(4) 体二极管 Q_rr 缺失——反向恢复完全没建模；(5) 温度相关性简化——热仿真不可信。典型后果：用 Level 1 仿 LLC，效率显示 97% 而实际 94%——按 97% 设计的散热片严重不够。厂商行为模型（Infineon、Wolfspeed、Rohm、ST、onsemi）从真实器件的 I-V / C-V / S 参数测量提取，包含所有关键物理。使用方法：去厂商官网下载 .lib 文件，LTspice 中 .inc 引入，原理图用 X 前缀实例化子电路。
FPGA 与数字设计 — FPGA 不是 CPU，差异在哪？
- 已学习
CPU 是固定硬件（ALU、寄存器）…
CPU 是固定硬件（ALU、寄存器）执行指令序列，顺序处理，软件决定行为，适合复杂算法和通用任务。FPGA 是可编程硬件阵列（LUT、FF、DSP、BRAM），直接实现电路，天然并行，硬件决定行为，适合并行、实时、低延迟。一个 FPGA 可以同时做 1000 件事（1000 个 PWM 通道、1000 个 FIR 滤波器），CPU 只能顺序做 1000 件事，速度差距可能是 1000 倍。但代价是：FPGA 资源有限（LUT 和 FF 数量固定），每件事都要显式写（没有'for 循环跑一千次'除非展开成 1000 个实例），时序约束严格。甜蜜点：并行、实时、低延迟应用——通信、DSP、电机控制、ADAS 前端。