Active Gate Driving 深度 — SiC 主驱降损耗下一代方案 + 4 类 + 50 kW Pareto worked

按复杂度从低到高,4 类各自的核心区别:

• ① Polynomial / Two-Level Rg — turn-on 分 2 段:小 Rg 冲过 Miller 平台 → 切大 Rg 缓 dV/dt。2 颗 Rg + 1 颗 MOSFET 切换,IC 端就 1 个 PROG_DELAY 引脚
• ② Multi-Level Voltage Drive — 关断分 +15V → +6V → 0V → −3V 多档,前段慢降 dV/dt 后段快关断。需要多路 VGS 偏置 supply,IC 复杂
• ③ Closed-Loop / Profile Drive — IC 内 ADC 实时采 VDS + ID,闭环调栅极电流到 VDS 目标曲线。LUT / 自适应 PI 算法
• ④ Slew-Rate Control — IC 反馈 dV/dt(通过 Cgd 注入电流),动态调栅极电流直接锁 dV/dt 到目标值。1 颗外部电容设定目标

50 kW SiC 主驱实测对照(详见 §6 Pareto worked):

• 损耗降幅:① -8% / ② -15% / ③ -25% / ④ -6%
• EMI 改善:① 中 / ② -15 dBμV / ③ 中-高 / ④ 锁 dV/dt 直接达 spec
• SOA 余量(短路):① 无 / ② 软关断 +50% / ③ 实时降流 / ④ 无
• BOM 增量:① +2 元 / ② +10 元 / ③ +25 元 / ④ +8 元
• 2026 量产成熟度:① 已普及 / ② 主流 / ③ 旗舰 / ④ 工业 PSU

电路实现 — 2 颗 Rg + 1 颗 N-MOS 切换:

• Rg1 = 2 Ω(小),turn-on 初始接通,源极推 10 A+ 大电流冲过栅极 $Qg$ 第一阶段(过 $Vth$ 到 Miller 平台底)
• t_delay = 30 ns 后 IC 拉低 SEL 信号,切换 MOSFET 把 Rg 改成 Rg2 = 8 Ω
• Rg2(大) 完成 Miller 平台爬升 + 进入饱和区,dV/dt 从 30 kV/μs 降到 15 kV/μs(EMI -8 dBμV)

时序公式 — t_delay 设在 Miller 平台开始时刻:

工程实务取 20–50 ns(留余量),Miller 平台典型 200–500 ns,所以 t_delay 落在 Miller 早期就行。

turn-off 也用 2 段:前段大 R_g_off1 = 5 Ω 缓降到 Miller 平台 → 后段小 R_g_off2 = 1 Ω 快速拉 VGS 到 -3V。前段缓降减漏感尖峰、后段快关减损耗。

主流 IC 几乎所有带 Active Miller Clamp 的栅驱都支持 Two-Level Rg:

• Onsemi NCD57000 / NCD57001(programmable Active Miller Clamp + PROG_DELAY)
• 任何"双输出栅极"驱动 IC 都可外接 2 颗 Rg + N-MOS 实现
• BOM 增量 ≈ +2 元(1 颗 Rg + 1 颗 SOT-23 N-MOS + 1 颗时序电阻 / 电容)

典型实现 — turn-off 用 50 ns 步进:

dV/dt 在 +6V 阶段最低(此时 VDS 摆幅最大,EMI 贡献最大),整体 EMI -15 dBμV vs 单步关断。

需要 4 路偏置 supply(+15V / +6V / 0V / -3V),典型方案:

• +15V 主 supply(标准 driver supply)
• +6V = +15V → -9V 经分压 + 缓冲
• 0V = 直接接 GND_iso
• -3V 主 negative supply(SiC 防 Miller 已有)

实务用 IC 内部 buffer 阶梯(Infineon 1EDC3201)替代外置分压,集成度高 + 切换快(< 20 ns)。

2026 主流 IC:

• Infineon 1EDC3201F1H(2-Level turn-off + programmable timing)— EV 主驱主流
• TI UCC21750-Q1(programmable AMC + soft turn-off)— 高功率工业 / EV PEU
• Power Integrations SCALE-iDriver™ 2SC0650P(高功率 IGBT/SiC 集成方案)

BOM 增量 ≈ +10 元(IC 升级 + VGS supply 多档外围)。

控制目标 — 让 VDS 从 VBUS 降到 0V 的曲线逼近预设理想曲线(典型 trapezoidal,中段斜率 = 20 kV/μs,两端低斜率):

1. IC 内 ADC 以 100 MSPS 采样 VDS
2. DSP 跟 LUT 存的理想曲线对比 → 计算 VDS 当前与目标差
3. DAC 输出栅极电流(0–20 A 可控)推 VGS
4. 反馈环路带宽 ~5–10 MHz(受 100 MSPS / Nyquist 50 MHz 限制,实务取 fs/10–fs/20),在 ~40 ns 的 VDS 下降沿内闭环 ~3–4 次

Closed-Loop 最大优势 — 能适应工况变化:

• 轻载(ID 50 A):减栅极电流 → 慢开关 → 低 EMI
• 重载(ID 300 A):加栅极电流 → 快开关 → 低损耗
• 短路(ID > 600 A):DSP 检测异常 → 立刻进入 soft turn-off 模式

这是 Closed-Loop 损耗降幅最大(-25%)的根本原因 — 不为最坏 case 留余量。

2026 旗舰 IC:

• Infineon EiceDRIVER™ 2EDi3xxx(Closed-Loop + 集成 ADC + LUT)— 保时捷 Taycan 800V 主驱用
• PreSwitch ZVRT(独立赛道,机器学习闭环)— 蔚来 ET9 部分配置
• 量产成熟度低:2026 仅 < 5 个量产 SKU,但路线图 2028 量产 30+ SKU

BOM 增量 ≈ +25 元(IC 单价 + 8-layer PCB 信号完整性 + tuning 工时)。

最大优势是 EMC 设计可预测:工业 PSU / 通信电源里,EMC spec 经常给 dV/dt 上限(典型 10–20 kV/μs)。Slew-Rate Control 直接保证不超 → 不用再扫 Rg 表 + 跑 CISPR 测试。

主流 IC:

• ROHM BM6101F-LB(8 档 dV/dt 可选,2.5–25 kV/μs)— 工业 PSU 主流
• Power Integrations SCALE-iDriver™(高功率谐振变换器)— 充电桩 / OBC

EV 主驱用得少 — 主驱工况变化大,锁固定 dV/dt 等于丢失工况自适应能力。

BOM 增量 ≈ +8 元。

CISPR 25 Class 5 @ 30 MHz limit = 45 dBμV,在这条限值线上各方案的 Esw:

每次开关 Esw 降 4.2 − 3.15 = 1.05 mJ,× 30 kHz 开关频率 = 单管开关损耗降 ~31.5 W;三相 2 电平逆变器 6 管合计 ~189 W → 整车 -1.5–2% 损耗占比。WLTP 工况续航 +6–10 km。这是 EV OEM 在 2027 年 1000 km 续航竞争里额外可挖的 1%。

把"BOM 增量 ÷ 续航改善"换算成 ROI,4 类方案差距巨大:

• Polynomial(BOM +2 元)→ 续航 +0.5%:ROI 高,所有主驱必上
• Multi-Level(BOM +10 元)→ 续航 +1%:ROI 中,主流方案
• Closed-Loop(BOM +25 元)→ 续航 +1.5–2%:ROI 极高(BOM 0.5% / 续航 +2%),旗舰主驱默认
• Slew-Rate(BOM +8 元)→ 续航 +0.5%:ROI 中,EMC 严格场景

AGD 因为引入"动态调节"环节,失效模式跟静态 Rg 不同,5 个典型新模式 + 对应 SM:

AGD 失效后,第一选择是 fall-back 到静态 Rg(基本能开关,牺牲损耗 / EMI):

• Polynomial fail → 用 Rg2(大值)继续工作,损耗 +8% 但功能保留
• Multi-Level fail → 用 +15V / -3V 两档简化关断,EMI +15 dBμV 但功能保留
• Closed-Loop fail → 切回外部固定时序(开环 Polynomial)
• Slew-Rate fail → 报警 + 降低主驱负载到 50%(避免应力)

详见 Safe State Manager 深度 — AGD fall-back 是 Safe State 1(降功率)的子集。

Closed-Loop AGD 引入新的 DFI 类(Implementation):IC 内 DSP 算法 + LUT 同 vendor / 同 toolchain。一旦算法 bug → 所有 6 路驱动同步异常(CCF)。缓解:diverse compile + 双 vendor + 上电 BIST 校 LUT。