Active Gate Driving 深度 — SiC 主驱降损耗下一代方案 + 4 类 + SCT3080AL Polynomial Worked Design

按复杂度从低到高,4 类各自的核心区别:

• ① Polynomial / Two-Level Rg — turn-on 分 2 段:小 Rg 冲过 Miller 平台之前的电流上升 → 切大 Rg 缓 dV/dt。2 颗 Rg + 1 颗 MOSFET 切换,IC 端就 1 个 PROG_DELAY 引脚
• ② Multi-Level Voltage Drive — 关断分 +15V → +6V → 0V → −3V 多档,前段慢降 dV/dt 后段快关断。需要多路 VGS 偏置 supply,IC 复杂
• ③ Closed-Loop / Profile Drive — IC 内 ADC 实时采 VDS + ID,闭环调栅极电流到 VDS 目标曲线。LUT / 自适应 PI 算法
• ④ Slew-Rate Control — IC 反馈 dV/dt(通过 Cgd 注入电流),动态调栅极电流直接锁 dV/dt 到目标值。1 颗外部电容设定目标

50 kW SiC 主驱的横向定位如下。注意:下面的 dBμV / BOM 单价 / 续航百分比是工程量级估算(order-of-magnitude,用于教学定位),非某一份 datasheet 的实测值;损耗降幅锚定 §6 的 Pareto worked example,Polynomial 的绝对量已在 §2.4 用 SCT3080AL 真参数精算:

• 损耗降幅:① -8% / ② -15% / ③ -25% / ④ -6%(锚 §6.1 Esw 表)
• EMI 改善:① 中 / ② 约 -15 dBμV / ③ 中-高 / ④ 锁 dV/dt 直接达 spec(估算)
• SOA 余量(短路):① 无 / ② 软关断 +50% / ③ 实时降流 / ④ 无
• BOM 增量(估算):① +2 元 / ② +10 元 / ③ +25 元 / ④ +8 元
• 2026 量产成熟度:① 已普及 / ② 主流 / ③ 旗舰 / ④ 工业 PSU

电路实现 — 2 颗外部 Rg + 1 颗 N-MOS 切换,注意有效栅阻还要串上器件内部 RGint:

• RGext1 = 2 Ω(小),turn-on 初始接通,源极推大电流冲过栅极 $Qg$ 第一阶段(过 $Vth$ 到 Miller 平台底)
• tdelay 后 IC 拉低 SEL 信号,切换 MOSFET 把外部电阻改成 RGext2(大值)
• RGext2(大) 完成 Miller 平台爬升 + 进入饱和区,把 Miller 段 dV/dt 压到 EMI 目标(示意:约 30 → 15 kV/μs)

切换定时原则 — tdelay 设在 Miller 平台入口时刻,过早切则 Stage 1 快段没用完小 Rg,过晚切则 dV/dt 已经发生:

此处 $QGth$ 是栅极从 0 充到 Miller 平台入口($Vgp$)所需电荷。注意:上式为最朴素的电荷/电流形式,实测 tdelay 应以 RC 充电模型 + 实际器件参数精算(见 §2.4 SCT3080AL worked design),因为充电电流本身随 VGS 上升而衰减,不是恒流。工程实务 tdelay 落在 Miller 早期(数 ns 量级),Miller 平台典型 50–500 ns,时间预算宽裕。

turn-off 用 2 段,关键是要慢的是电流下降段而非电压段:前段 VGS 较快降到 Miller 平台附近(这段 VDS 上升→VBUS、电流恒为 IL,决定 dVDS/dt=EMI)→ 后段用大 RGoff2(约 5–10 Ω 外部)缓过电流下降段(VGS 越过 Vgp、电流 IL→0,杂散电感在此产生 Lp·di/dt 关断过压尖峰)。漏感尖峰只发生在后段的电流下降,故 soft turn-off 慢的是后段(大 Rg 降 di/dt)压尖峰、快前段只影响 dVDS/dt(EMI)——把前段做慢、后段用 1 Ω 快关(常见误配)反而把 di/dt 拉到最大、尖峰最大。关断电平取值须守器件 VGSS 下限:SCT3080AL 的 VGSS 绝对最大仅 −4V,推荐 0V 关断,取 −3V 属守限内的强抑串扰档,不可用 −5V(超绝对最大,击穿栅氧)。

主流 IC 几乎所有带 Active Miller Clamp 的栅驱都支持 Two-Level Rg:

• Onsemi NCD57000 / NCD57001(programmable Active Miller Clamp + PROG_DELAY)
• 任何"双输出栅极"驱动 IC 都可外接 2 颗 Rg + N-MOS 实现
• BOM 增量 ≈ +2 元(1 颗 Rg + 1 颗 SOT-23 N-MOS + 1 颗时序电阻 / 电容,估算)

以 Rohm SCT3080AL(650V/30A SiC MOSFET)在 400V/15A 硬开关半桥为例,端到端计算 Polynomial AGD 关键时序。器件参数取自 SCT3080AL datasheet TSQ50211 Rev.006(与 MOSFET 栅极电荷与开关时序 §4 同源实读):$Ciss=571\text{pF}$、$Crss=19\text{pF}$、$QGS=10\text{nC}$、$QGD=25\text{nC}$、$QG=48\text{nC}$、$gfs=3.8\text{S}$、$VTH=4.0\text{V}$(规格中值,无 typ)、$RGint=13\Omega$、$VDSd=300\text{V}$、驱动 $VGS=+18\text{V}$。

关键约束(易被漏):SCT3080AL 的 内部栅阻 RGint = 13 Ω 不可旁路,所有有效栅阻 = 外部 RGext + RGint。早期草稿把有效栅阻当成"外部 5 Ω + IC 内阻 1 Ω = 6 Ω"是错的 —— 漏掉了 13 Ω 内阻,会把 tdelay / tvf / dV/dt 全部严重低估。下面全程按 Rg = RGext + 13 Ω 计。

Miller 平台入口电压(跨导近似):

Stage 1(快段,过前 Miller 电流上升):取 RGext1 = 2 Ω → $Rg1=2+13=15\Omega$,时间常数 ${\tau }_1=Rg1\cdot Ciss=15\times 571\text{pF}=8.57\text{ns}$。

tdelay 精算(充到 Vgp 的两小段):

IC 寄存器设定:PROG_DELAY ≈ 5 ns(留 1–2 ns 工艺裕量);寄存器分辨率一般 ns 级步进,精度受 IC 工艺散差影响(量级 ±20%,vendor datasheet 时序图为准)。

Stage 2(Miller 平台穿越,控 dV/dt):切到 RGext2 = 20 Ω → $Rg2=20+13=33\Omega$。Miller 驱动电流:

等效 Miller 电荷按母线电压线性缩放(此为 AN608A tvf 公式的等价写法,已在 栅极电荷页 §4.3 对 turn-on 校准验证,+10% 吻合 datasheet tr):

对比"满足同 EMI 的静态 Rg"(baseline):要达到同样 3.6 kV/μs 的 Miller dV/dt,静态方案必须全程用 $Rg=33\Omega$,则电流上升段 tir 被同一大电阻拖慢:

ΔEon 削减估算:两方案 Miller 段(tvf = 110 ns)完全相同、EMI 相同,差异只来自 Stage 1 把电流上升段从 6.34 ns 缩到 2.88 ns(此段 VDS≈400V、ID 由 0 爬到 15A,交叠损耗 ≈ ½·VDS·IL·tir):

30 kHz 时每管节省 约 0.31 W;6 管合计 约 1.9 W(SCT3080AL 15A 轻载场景)。

专家判断(为什么 Polynomial 只有约 -8%):两点物理天花板压住了收益。(1) RGint = 13 Ω 不可旁路 —— 即便 RGext1 = 0,Stage 1 也只能到 Rg1 = 13 Ω(τ = 7.4 ns),tir 下限约 2.5 ns,快段权限被内阻封顶。(2) turn-on 损耗被 Miller 段(tvf = 110 ns,不变)主导,ΔEon(约 10 µJ)只占 EMI 合规 Eon 的约 6–8%。结论:对高 RGint、胖 Miller 的 SCT3080AL 这类器件,two-level turn-on 是"低成本捡漏",真正的大头收益要靠 Multi-Level / Closed-Loop 去动 Miller 段本身;带 Kelvin source、低 RGint 或分栅结构的器件从 Polynomial 获益更大。

典型实现 — turn-off 用 50 ns 步进:

dV/dt 在 +6V 阶段最低(此时 VDS 摆幅最大,EMI 贡献最大),整体 EMI 约 -15 dBμV vs 单步关断(工程估算,依 Infineon 1EDC3201 类器件的 app note 量级)。

需要 4 路偏置 supply(+15V / +6V / 0V / −3V),典型方案:

• +15V 主 supply(标准 driver supply)
• +6V = +15V → −9V 经分压 + 缓冲
• 0V = 直接接 GND_iso
• −3V 主 negative supply(SiC 防 Miller 已有)

实务用 IC 内部 buffer 阶梯(Infineon 1EDC3201)替代外置分压,集成度高 + 切换快(< 20 ns)。

2026 主流 IC:

• Infineon 1EDC3201F1H(2-Level turn-off + programmable timing)— EV 主驱主流
• TI UCC21750-Q1(programmable AMC + soft turn-off)— 高功率工业 / EV PEU
• Power Integrations SCALE-iDriver™ 2SC0650P(高功率 IGBT/SiC 集成方案)

BOM 增量 ≈ +10 元(IC 升级 + VGS supply 多档外围,估算)。

控制目标 — 让 VDS 从 VBUS 降到 0V 的曲线逼近预设理想曲线(典型 trapezoidal,中段斜率 = 20 kV/μs,两端低斜率):

1. IC 内 ADC 高速采样 VDS(vendor 标称量级 ~100 MSPS,精确值 NDA)
2. DSP 跟 LUT 存的理想曲线对比 → 计算 VDS 当前与目标差
3. DAC 输出栅极电流(0–20 A 可控)推 VGS
4. 反馈环路带宽 ~5–10 MHz(受 ~100 MSPS / Nyquist 限制,实务取 fs/10–fs/20),在 ~40 ns 的 VDS 下降沿内闭环 ~3–4 次

Closed-Loop 最大优势 — 能适应工况变化:

• 轻载(ID 50 A):减栅极电流 → 慢开关 → 低 EMI
• 重载(ID 300 A):加栅极电流 → 快开关 → 低损耗
• 短路(ID > 600 A):DSP 检测异常 → 立刻进入 soft turn-off 模式

这是 Closed-Loop 损耗降幅最大(-25%)的根本原因 — 不为最坏 case 留余量。

2026 旗舰 IC:

• Infineon EiceDRIVER™ 2EDi3013-F2(Closed-Loop + 集成 ADC + LUT)— 保时捷 Taycan 800V 主驱类方案
• PreSwitch ZVRT(独立赛道,机器学习闭环)— 蔚来 ET9 部分配置
• 量产成熟度低:2026 量产 SKU 仍是个位数,路线图向 2028 扩展到数十款

BOM 增量 ≈ +25 元(IC 单价 + 8-layer PCB 信号完整性 + tuning 工时,估算)。

最大优势是 EMC 设计可预测:工业 PSU / 通信电源里,EMC spec 经常给 dV/dt 上限(典型 10–20 kV/μs)。Slew-Rate Control 直接保证不超 → 不用再扫 Rg 表 + 跑 CISPR 测试。

主流 IC:

• ROHM BM6101F-LB(8 档 dV/dt 可选,2.5–25 kV/μs)— 工业 PSU 主流
• Power Integrations SCALE-iDriver™(高功率谐振变换器)— 充电桩 / OBC

EV 主驱用得少 — 主驱工况变化大,锁固定 dV/dt 等于丢失工况自适应能力。

BOM 增量 ≈ +8 元(估算)。

CISPR 25 Class 5 @ 30 MHz limit = 45 dBμV,在这条限值线上各方案的 Esw。下表为 50 kW SiC 主驱的工程量级示例(order-of-magnitude,用于比较 4 类方案的相对位置),非单一实测数据集;Polynomial 的绝对量已在 §2.4 用 SCT3080AL 真参数独立精算(约 -8%,与本表一致):

每次开关 Esw 降 4.2 − 3.15 = 1.05 mJ,× 30 kHz 开关频率 = 单管开关损耗降 ~31.5 W;三相 2 电平逆变器 6 管合计 ~189 W → 整车约 -1.5–2% 损耗占比。WLTP 工况续航约 +6–10 km。这是 EV OEM 在 2027 年 1000 km 续航竞争里额外可挖的约 1%(该续航数字依赖整车热管理与 WLTP 损耗占比假设,属量级估算)。

把"BOM 增量 ÷ 续航改善"换算成 ROI,4 类方案差距巨大:

• Polynomial(BOM +2 元)→ 续航 +0.5%:ROI 高,所有主驱必上
• Multi-Level(BOM +10 元)→ 续航 +1%:ROI 中,主流方案
• Closed-Loop(BOM +25 元)→ 续航 +1.5–2%:ROI 极高(BOM 增量微小 / 续航 +2%),旗舰主驱默认
• Slew-Rate(BOM +8 元)→ 续航 +0.5%:ROI 中,EMC 严格场景

AGD 的定时和 EMI 性能在两类条件下会偏离设计点,需工程预算余量:

温度影响(Cgd 增大):SiC MOSFET 的 Cgd(= Crss)在高温下随 VDS 曲线平坦化而略增,典型 +10–15% @ 150°C vs 25°C。对于 Polynomial AGD:

• 热态 QGDeff 增大 10–15% → tvf 延长同比 → dV/dt 降 10–15%(EMI 改善方向,非风险)
• tdelay 对温度不敏感(t1 + tir 取决于 Ciss,SiC Ciss 温度系数 < 5%)
• Corner 判断:温度无需加 margin

批次 Cgd 散差:SiC 器件 Cgd(= Crss)批次散差典型 ±15–20%(QGD 对应散差)。对 Slew-Rate Control:

• Cgd 大 → IC 反馈电流大 → dV/dt 被过度拉低 → 误判"已达目标"→ EMI 比预期更低,无危险
• Cgd 小 → dV/dt 被低估 → 可能超 dV/dt 目标 → EMI 略超
• Corner 设计:Slew-Rate Control 需外置 trim 电阻或 IC 自校 Cgd(BM6101F-LB 提供 8 档 dV/dt 整定,量产靠出厂/上电整定吸收散差)

AGD 失效 + 回退到静态 Rg 的 SOA 再核算:Closed-Loop 失效 fall-back 到开环 Polynomial 时,fall-back 路径的静态 Rg 必须是已知量(通常与 LUT 中理想曲线对应的等效 Rg),否则 SOA 裕量未经校核,这是 ASIL D 新增 FMEDA 项目(见 §8.1)。

AGD 因为引入"动态调节"环节,失效模式跟静态 Rg 不同,5 个典型新模式 + 对应 SM:

AGD 失效后,第一选择是 fall-back 到静态 Rg(基本能开关,牺牲损耗 / EMI):

• Polynomial fail → 用 RGext2(大值)继续工作,损耗 +8% 但功能保留
• Multi-Level fail → 用 +15V / −3V 两档简化关断,EMI +15 dBμV 但功能保留
• Closed-Loop fail → 切回外部固定时序(开环 Polynomial)
• Slew-Rate fail → 报警 + 降低主驱负载到 50%(避免应力)

详见 Safe State Manager 深度 — AGD fall-back 是 Safe State 1(降功率)的子集。

Closed-Loop AGD 引入新的 DFI 类(Implementation):IC 内 DSP 算法 + LUT 同 vendor / 同 toolchain。一旦算法 bug → 所有 6 路驱动同步异常(CCF)。缓解:diverse compile + 双 vendor + 上电 BIST 校 LUT。

有效栅阻必须包含器件内部电阻:$Rg=RGext+RGint$。SCT3080AL 的 $RGint=13\Omega$ 无法旁路,若按纯外部阻值 $RGext1=2\Omega$ 计算,$tdelay$ 将低估 7.5 倍——Stage-1 切换时刻提前至 Miller 平台之前,Stage-2 来不及换大 Rg 就完成开关,损耗不降反升。计算一律按 §2.4 公式:$Rg1=RGext1+RGint=2+13=15\Omega$。

$tdelay$ 过短时,Stage-1 结束时刻 VGS 尚未抵达 Miller 平台 $Vgp$,Cgd 充电电流已占主导,Stage-2 大 Rg 保护缺失 → 开关过程在高 dV/dt 区间完成,EMI 增大且 SOA 边界收窄。正确做法:按 §2.4 精算得 $tdelay\approx 5.0\text{ns}$,再留 1–2 ns 余量以覆盖 IC 内部 propagation 散差。

Stage-0 关断保持阶段(VGS = −3 V)进入过早,此时漏极节点仍在高速下降中,漏极 dV/dt 通过 Cgd 向栅极反注电流,将 VGS 从 −3 V 反推至 0 V 以上 → 器件误开通。预防双重锁:① dV/dt 控制低于 50 kV/μs;② Active Miller Clamp(AMC)提供低阻抗强制钳位,阻断反注路径。

IC 内部 LUT 将目标 dV/dt 映射为栅极电流设定值,标定于室温和额定负载;高温或轻载时 Coss / Ciss 漂移,VDS 实际波形偏离 LUT 预期,闭环追错目标形成振荡。缓解路径:① 全温 + 多负载点联合仿真;② 上电 BIST 核验 LUT 关键段斜率;③ 具备自适应 Gain Scheduling 的 IC 对该场景鲁棒性明显更强。

AGD IC 故障(DESAT / OT / UV)后系统 fall-back 至静态 $Rgfb=33\Omega$ 继续运行(Safe State 1)。此时开关时序比正常工作慢 3–4 倍,$VDS\times ID$ 重叠时间延长,SOA 应力显著升高。FMEDA 必须对 fall-back 路径单独做 SOA 核验,以高温最大电流为输入,不能复用正常工作点数据。

Slew-Rate IC 以外接电容 Cext 设定 dV/dt 目标:$\text{dV/dt}\propto 1/Cext$。X7R 电容在全温全压范围内容值偏移达 ±15%,直接传导为 dV/dt ±15% 散差——边界设计裕量不足时即出现 EMC 超标或 SOA 失守。必须选用 C0G / NP0 规格电容(偏差 ≤ ±5%),并在量产 DVVP 阶段实测全批次 dV/dt 分布,确认散差落于 EMC + SOA 联合窗口之内。

IC 内部传播延迟 $tpd$(典型 10–30 ns)从 25°C 升至 125°C 漂移约 +15–20%。在 Polynomial AGD 中,$tdelay$ 以 IC 输出端为基准计时:若 $tpd$ 在高温下延长,Stage-1→Stage-2 实际切换时刻后移,Stage-2 作用于 Miller 段的时间缩短,dV/dt 抑制效果下降。高温设计须在标称 $tdelay$ 之外叠加最大 propagation 漂移量,留出不少于 +20% 的温度余量。

$Cgd$(= $Crss$)随结温上升而增大;+150°C 典型漂移幅度为 +10–15%(SiC JFET 结构,栅极氧化物 + 结界面电荷效应)。以 +13% 为角点代入 §2.4 Stage-2 计算:

与常温 3.6 kV/μs 相比降低约 11%,对 EMI 有利(更慢斜率),Esw 微增约 4 µJ。该角点无需额外设计动作,但须在热仿真文件中确认 Esw 预算容纳此增量。

SiC 器件 Crss 批次散差可达 ±20%(体二极管反偏下 Cgd 量级随工艺批次波动)。将三个极端点代入 Stage-2 tvf 公式:

Polynomial 固定 Rg 方案无自适应能力:快端须验证 EMC(dV/dt 偏高),慢端须验证 Esw 预算不超限。Slew-Rate Control 方案对该角点最敏感,必须选用 C0G 电容整定 Cext 并在 DVVP 阶段统计全批次 dV/dt 分布。

AGD IC 故障切 Safe State 1:全段以静态 $Rgfb=33\Omega$ 驱动(无 Stage-1 加速)。最坏叠加条件:结温 150°C($Cgd$ +13% → $Cg{d}_{\text{hot}}\approx 21.5\text{pF}$)+ 最大相电流 15 A。Fall-back 开关时间:

(Rgfb = Rg2 = 33 Ω、Cgd 同为 +13%,故 fall-back 的 tvf 与 C1 热态一致,而非更慢)

Fall-back 每次开关能量:

正常工作点 Eon ≈ 10 µJ,fall-back 下增至 37×。FMEDA SOA 核验必须以该参数为输入,对照 SCT3080AL SOA 曲线(100 µs 脉冲区间)确认不超边界;若超边界须降额运行或限制 fall-back 持续时间。