SiC MOSFET 体二极管双极退化（Bipolar Degradation）— Vf/Ron 单调漂移与堆垛层错扩展

讨论退化之前,必须先分清几个一旦混淆就会读错整个机制的概念,这里逐个用一句话落地。

• body diode(体二极管):MOSFET 的源极金属—P 型体区—N 型漂移区天然构成一个 PN 结二极管,平时反偏不导通;桥臂死区里当源极电位被电感拉到比漏极还高(第三象限),它正向导通帮忙续流。SiC 的体二极管是 PiN 型(P / 本征 i / N),靠少子注入导电。
• 第三象限导通:把 MOSFET 的 $ID$-$VDS$ 曲线画成四象限,第一象限是正常正向导通;第三象限($VDS<0$)是电流从源流向漏,即反向续流,体二极管就工作在这里。
• BPD(basal plane dislocation,基面位错):4H-SiC 晶体里沿基面(0001 面)排列的一种线缺陷,来自衬底生长,本身静止无害,却是退化的"种子"。
• stacking fault(堆垛层错,SF):晶体原子层堆叠顺序出错形成的二维面缺陷;这里特指由复合能驱动、可在基面上滑移扩展的 Shockley 型堆垛层错(SSF)。
• 少子注入(minority carrier injection):PiN 二极管正向导通时,P 区向 i/N 区注入大量空穴(少子),在漂移区与电子复合——这是双极导电的标志,也是退化能量的来源。
• Vf drift(正向压降漂移):体二极管在固定电流下的正向压降 $VF$ 随累积应力单调升高;同源地 $RDS(on)$ 也升高。
• screening(出厂筛选):用加速应力(大电流老化)逼出有 BPD 缺陷的早期失效芯片,在出货前剔除。
• SBD(Schottky Barrier Diode,肖特基势垒二极管):金属-半导体结二极管,单极器件(只靠多子导电、无少子注入),因此天生不发生双极退化——这是缓解方案里的关键道具。

同样有体二极管,Si MOSFET 为什么从来不提"双极退化"?根本差别在于退化的能量来源是少子复合释放的能量量子,而这个量子的大小等于禁带宽度。

Si 的禁带只有约 1.12 eV,一次电子-空穴复合释放的能量不足以驱动位错滑移;而 4H-SiC 禁带约 3.26 eV,单次复合释放的能量足够撬动 BPD 的一个分量发生滑移,把点缺陷"长"成面缺陷。换句话说,Si 的体二极管复合是热,SiC 的体二极管复合是"凿子"。这就是为什么这一整套机制是宽禁带半导体(SiC、也包括早期 GaN-on-Si PiN)在双极工作模式下的专属麻烦,而 30 年成熟的 Si 工艺里根本没有这个词。

链条的起点是漂移区里一条预先存在的 BPD,或者一个 BPD 转化为 TED(threading edge dislocation,贯穿刃位错)的转化点。当体二极管正向导通,P 区向漂移区大注入空穴,这些少子在 BPD 附近与电子复合,把复合能就地交给晶格。

这份能量驱动 BPD 的一个不全位错(partial)沿基面滑移(glide),在其身后拖出一片 Shockley 堆垛层错。SF 像一张随时间长大的"绝缘补丁":它显著缩短局部少子寿命、成为反向漏电通道,而且对电流而言相当于在导通截面上挖掉一块面积。这个过程是棘轮式的——每次双极导通都可能让 SF 再扩展一点,反向不会自愈,所以宏观上看到的就是单调漂移。

SF 扩展之所以直接表现为电参数漂移,是因为它改变的是有效导通面积这个最朴素的几何量。

可以用最简单的电阻面积关系建立直觉。导通电阻反比于有效面积:

SF 覆盖面积 $ASF$ 随累积双极应力单调增长,$Aeff$ 随之缩小,$RDS(on)$ 与同电流下的 $VF$ 就被一起顶上去。这解释了一个常被误解的现象:双极退化同时抬高续流时的 $VF$ 和正向导通时的 $RDS(on)$——因为它们共享同一块漂移区有效面积,SF 不挑工作象限地挡所有流过它的电流。

理解这条链最关键的一步,是搞清楚触发条件是"双极大注入",不是"导通"本身。这一点直接决定了所有应用层缓解为什么有效。

当 MOSFET 沟道开通(单极导通、多子电流),漂移区里没有大量少子注入,没有可观的电子-空穴复合,也就没有能量去撬动 BPD——单极导通几乎不引起退化。只有当电流走 PiN 体二极管、进入大注入(high-level injection)时,复合速率才高到足以持续供能。实验观察到 SF 扩展约 500 A/cm² 以上为退化主导区间(经验值,非绝对门槛——同一电流密度下,缺陷密度高的器件退化更重,见 §3.2);源文(EEPower)原话是 SF 扩展 "mainly predominant for current densities above 500 A/cm²"。这条经验区间把问题从"SiC 不能续流"修正成"SiC 不要在高电流密度下长时间走体二极管续流",后者才是可设计的工程约束。

业界判据很统一:在固定测量电流下,体二极管 $VF$ 或 $RDS(on)$ 相对初值漂移超过约 5% 即判退化失效。这个 5% 是 screening 的合格线,也是寿命模型的预算锚点。

实测数据给出了量级感。Bodo's/EEPower 2025 的研究在 1200 V SiC PiN 二极管上注入 45 A 脉冲(电流密度 2250 A/cm²,远超 500 门槛),传统单晶 4H-SiC 衬底器件的 $\Delta VF$ 中位数约 0.5 V,最差离群样品超过 2 V;而工程化衬底(质子注入处理)的 $\Delta VF$ 仅约 10 mV,接近测量噪声。把这些数字换算成续流损耗:在桥臂里 $VF$ 抬高 0.5 V 意味着续流期间的导通损耗成比例上升,长期还推高结温、形成正反馈。Micromachines 2024 对多家商用 1.2 kV 器件做 100 小时、栅压 $-5$ V(强制体二极管模式)恒流应力,以 5% 为线统计良率,结果在不同结构间分化极大(见下);值得注意的是,该研究在同一固定应力条件下(商用器件按各自额定电流恒流,作者自制 planar JFET 对比样则统一在 ~467 A/cm²),深 P+ 的 trench 器件大面积退化而浅 P+ / planar 器件几乎不退化——这证明在电流密度相同时,决定退化起点的是缺陷密度(P+ 注入引入的 BPD,见 §3.2),而非电流密度本身;该研究并未扫描电流密度,故不能据此推出"缺陷越多则触发电流密度越低"。500 A/cm² 仍是经验性主导区间而非绝对门槛,但这一定性应由缺陷密度差异支撑,而非由 467<500 这个数值(二者仅差约 7%,在 EEPower "above 500 A/cm²" 的取整范围内)。

为什么同是 SiC MOSFET,有的产品体二极管随便用、有的厂家明确"禁止用体二极管续流"?差别主要来自结构和工艺引入的 BPD,而不只是衬底。

Micromachines 2024 的横评揭示了清晰规律:平面(planar)器件普遍稳健,多家厂商 100 小时后退化接近零,只有个别略超 5%;而沟槽(trench)器件分化巨大——某单沟槽厂家仅 30% 良率、20 小时即严重退化,某双沟槽 Gen 4 甚至 0% 良率全数超标。根因在于沟槽结构为屏蔽底部高电场需要深而重的 P+ 注入,高能离子注入本身会在漂移区引入新的 BPD/损伤,等于给退化播了更多种子。反过来,该研究的实验性平面器件把 JFET 区做深(0.9 μm vs 标称 0.6 μm)就显著抑制了退化。这解释了一个产业现实:很多沟槽 SiC 器件在数据手册里并不鼓励把体二极管当常态续流二极管,必须外并 SBD。

最根本的防御是让漂移区里压根没有可扩展的 BPD,这从因果链最上游切断。

第一条路是外延 / 衬底质量提升:通过外延生长把衬底里的 BPD 在到达有源区前转化为对退化惰性的 TED(TED 不在基面滑移,故不直接驱动 SF 扩展;但 BPD→TED 转化点本身仍可能成核),把有源区 BPD 密度从早期外延层的数十至数百 cm${}^{-2}$(衬底量级 $10^3$–$10^4$ cm${}^{-2}$)压到 < 1 cm${}^{-2}$;新一代器件多用此法。第二条更彻底的是质子注入(proton implantation):Nagoya 大学 Harada/Kato 团队发现对 4H-SiC 衬底做高剂量($\sim 10^{12}$ H${}^{+}$/cm${}^2$)质子注入,能阻断 SSF 扩展,使器件对双极退化"几乎免疫"——但其根因尚未定论,目前有两种假说:钉住 BPD 或缩短少子寿命。工程化衬底(如 SmartSiC,Smart Cut 工艺中用 $\sim 10^{16}$ H${}^{+}$/cm${}^2$ 注入)在 2250 A/cm² 应力下 $\Delta VF$ 仅约 10 mV,印证了这条路线的有效性。材料层一旦做到位,后两层负担都大幅减轻。

材料控制不可能 100% 无缺陷,所以出厂前用加速应力筛选把带病个体剔除,保证装机批次的可靠性。

典型做法是对体二极管施加大电流恒流老化(强制 $VGS$ 负偏到体二极管模式)一段时间,再以 5% $VF$/$RDS(on)$ 漂移为线判合格;有 BPD 的芯片会在老化早期就显著漂移而被剔除。更上游的做法是用 IR 光致发光(IR-PL)/光致发光成像对每片晶圆定位、计数 BPD,从源头分级。screening 的本质是把"慢性退化"转化成"出厂可观测的快速应力响应",用前期的几小时换装机后的数千小时。

即便器件本身有残余退化倾向,系统设计也能通过不让体二极管在高电流密度下长时间导通,直接掐断因果链里的能量供给环。这是 Tier-1 应用工程师手里最现实的杠杆。

第一招是同步整流(synchronous rectification):在死区结束后立刻主动开通本应续流的那颗 MOSFET 沟道,让续流电流走多子沟道($RDS(on)$)而不是 PiN 体二极管,把双极注入的占空比压到只剩死区那几十到几百 ns。配套地把死区尽量压短(典型 100 ns 量级),进一步缩短体二极管单极独占续流的窗口。第二招是并联 SiC SBD:SBD 是单极器件,无少子注入、天生不双极退化;并在 MOSFET 旁让它承担反向续流,体二极管几乎不再导通——代价是额外器件成本与封装面积,但对 trench 这类体二极管脆弱的器件常常是必需。两招的共同逻辑都一样:把电流从"会退化的双极路径"赶到"不退化的单极路径"上。