SiC MOSFET 体二极管双极退化（Bipolar Degradation）— Vf/Ron 单调漂移与堆垛层错扩展

功率器件L1别名 SiC 体二极管退化 · SiC 双极退化 · bipolar degradation · 堆垛层错 SF · basal plane dislocation · SiC body diode Vf drift · 更新 2026-07-12

本质与导读

本质 SiC MOSFET 寄生的 PiN body diode 正向续流时,会触发 Si 根本没有的失效:漂移区 BPD 在少子复合驱动下滑移、长出 Shockley SF 挡住电流,使 VF 与 RDS(on) 单调、不可逆上漂。这是双极导通独有(单极沟道无害),所以治理只能从源头压 BPD、出厂 screening、并应用层避免 body diode 续流。

主线坐标:第 5 站 · 逆变器(栅驱 + 功率模块) · ↑ 全景主线

1. 硬约束:SiC 续流路径上藏着一个会"自我消耗"的二极管

SiC MOSFET 区别于 Si 的可靠性盲点不在栅、不在短路,而在那条几乎每个桥臂都会用到的续流路径。在半桥死区(dead time——上下管都关、防直通的几十到几百 ns)里,电感电流必须找一条路续流,默认就走到了关断管的体二极管上;一旦这个 PiN 二极管承受较大正向电流,SiC 特有的双极退化就被悄悄触发,而且只升不降。这是一条与开关次数无关、只与"体二极管累积导通的安时数"挂钩的慢性失效,设计阶段最容易被忽略。

SiC 双极退化硬约束全景 — 桥臂续流走 PiN 体二极管,触发 BPD→SF 扩展,Vf/Ron 单调上升,与 Si 对比

1.1 先把术语讲成人话

讨论退化之前,必须先分清几个一旦混淆就会读错整个机制的概念,这里逐个用一句话落地。

body diode(体二极管):MOSFET 的源极金属—P 型体区—N 型漂移区天然构成一个 PN 结二极管,平时反偏不导通;桥臂死区里当源极电位被电感拉到比漏极还高(第三象限),它正向导通帮忙续流。SiC 的体二极管是 PiN 型(P / 本征 i / N),靠少子注入导电。
第三象限导通:把 MOSFET 的 $I D$ - $V D S$ 曲线画成四象限,第一象限是正常正向导通;第三象限( $V D S < 0$ )是电流从源流向漏,即反向续流,体二极管就工作在这里。
BPD(basal plane dislocation,基面位错):4H-SiC 晶体里沿基面(0001 面)排列的一种线缺陷,来自衬底生长,本身静止无害,却是退化的"种子"。
stacking fault(堆垛层错,SF):晶体原子层堆叠顺序出错形成的二维面缺陷;这里特指由复合能驱动、可在基面上滑移扩展的 Shockley 型堆垛层错(SSF)。
少子注入(minority carrier injection):PiN 二极管正向导通时,P 区向 i/N 区注入大量空穴(少子),在漂移区与电子复合——这是双极导电的标志,也是退化能量的来源。
Vf drift(正向压降漂移):体二极管在固定电流下的正向压降 $V F$ 随累积应力单调升高;同源地 $R D S (o n)$ 也升高。
screening(出厂筛选):用加速应力(大电流老化)逼出有 BPD 缺陷的早期失效芯片,在出货前剔除。
SBD(Schottky Barrier Diode,肖特基势垒二极管):金属-半导体结二极管,单极器件(只靠多子导电、无少子注入),因此天生不发生双极退化——这是缓解方案里的关键道具。

1.2 为什么这是 SiC 独有、Si 不会的问题

同样有体二极管,Si MOSFET 为什么从来不提"双极退化"?根本差别在于退化的能量来源是少子复合释放的能量量子,而这个量子的大小等于禁带宽度。

Si 的禁带只有约 1.12 eV,一次电子-空穴复合释放的能量不足以驱动位错滑移;而 4H-SiC 禁带约 3.26 eV,单次复合释放的能量足够撬动 BPD 的一个分量发生滑移,把点缺陷"长"成面缺陷。换句话说,Si 的体二极管复合是热,SiC 的体二极管复合是"凿子"。这就是为什么这一整套机制是宽禁带半导体(SiC、也包括早期 GaN-on-Si PiN)在双极工作模式下的专属麻烦,而 30 年成熟的 Si 工艺里根本没有这个词。

2. 因果分析:从一颗静止的 BPD 到 Vf 单调上升

退化不是器件"用旧了"的笼统老化,而是一条可以逐环追溯的物理因果链:晶体缺陷 → 工作模式提供能量 → 缺陷扩展 → 几何挡流 → 电参数漂移。把这条链拆开,既能解释为什么有的器件几乎不退化、有的 20 小时就报废,也能定位每种缓解手段在哪一环上发力。

BPD→SF 扩展因果链 — 少子注入,复合能 3.26 eV,撬动 BPD 滑移成 Shockley SF,SF 面积挡流,有效导通面积下降,Vf/Ron 升

2.1 能量驱动:复合能把 BPD"凿"成 SF

链条的起点是漂移区里一条预先存在的 BPD,或者一个 BPD 转化为 TED(threading edge dislocation,贯穿刃位错)的转化点。当体二极管正向导通,P 区向漂移区大注入空穴,这些少子在 BPD 附近与电子复合,把复合能就地交给晶格。

这份能量驱动 BPD 的一个不全位错(partial)沿基面滑移(glide),在其身后拖出一片 Shockley 堆垛层错。SF 像一张随时间长大的"绝缘补丁":它显著缩短局部少子寿命、成为反向漏电通道,而且对电流而言相当于在导通截面上挖掉一块面积。这个过程是棘轮式的——每次双极导通都可能让 SF 再扩展一点,反向不会自愈,所以宏观上看到的就是单调漂移。

2.2 几何后果:有效面积下降推着 Vf/Ron 往上走

SF 扩展之所以直接表现为电参数漂移,是因为它改变的是有效导通面积这个最朴素的几何量。

可以用最简单的电阻面积关系建立直觉。导通电阻反比于有效面积:

R D S (o n) \propto \frac{1}{A e f f}, A e f f = A 0 - A S F (t)

SF 覆盖面积 $A S F$ 随累积双极应力单调增长, $A e f f$ 随之缩小, $R D S (o n)$ 与同电流下的 $V F$ 就被一起顶上去。这解释了一个常被误解的现象:双极退化同时抬高续流时的 $V F$ 和正向导通时的 $R D S (o n)$ ——因为它们共享同一块漂移区有效面积,SF 不挑工作象限地挡所有流过它的电流。

2.3 触发条件:为什么单极导通安全、约 500 A/cm² 以上是退化主导区间

理解这条链最关键的一步,是搞清楚触发条件是"双极大注入",不是"导通"本身。这一点直接决定了所有应用层缓解为什么有效。

当 MOSFET 沟道开通(单极导通、多子电流),漂移区里没有大量少子注入,没有可观的电子-空穴复合,也就没有能量去撬动 BPD——单极导通几乎不引起退化。只有当电流走 PiN 体二极管、进入大注入(high-level injection)时,复合速率才高到足以持续供能。实验观察到 SF 扩展约 500 A/cm² 以上为退化主导区间(经验值,非绝对门槛——同一电流密度下,缺陷密度高的器件退化更重,见 §3.2);源文(EEPower)原话是 SF 扩展 "mainly predominant for current densities above 500 A/cm²"。这条经验区间把问题从"SiC 不能续流"修正成"SiC 不要在高电流密度下长时间走体二极管续流",后者才是可设计的工程约束。

工作模式	载流子	少子注入	复合供能	是否触发退化
沟道导通(第一象限)	多子为主	几乎无	弱	否
同步整流(沟道续流)	多子为主	弱	弱	基本否
体二极管续流	双极(PiN)	强	强(高电流密度)	是
雪崩 / 高密度脉冲	双极	强	强	加速

3. 量化与结构差异:退化有多大、谁更脆

把因果链落到数字上,才能判断一颗器件能不能用、一套拓扑要不要并联 SBD。退化的严重度由两类因素共同决定:外部应力(电流密度、累积时间、结温)和器件内禀缺陷(漂移区 BPD 密度、P+ 注入引入的缺陷)。

3.1 退化判据与实测漂移量级

业界判据很统一:在固定测量电流下,体二极管 $V F$ 或 $R D S (o n)$ 相对初值漂移超过约 5% 即判退化失效。这个 5% 是 screening 的合格线,也是寿命模型的预算锚点。

实测数据给出了量级感。Bodo's/EEPower 2025 的研究在 1200 V SiC PiN 二极管上注入 45 A 脉冲(电流密度 2250 A/cm²,远超 500 门槛),传统单晶 4H-SiC 衬底器件的 $Δ V F$ 中位数约 0.5 V,最差离群样品超过 2 V;而工程化衬底(质子注入处理)的 $Δ V F$ 仅约 10 mV,接近测量噪声。把这些数字换算成续流损耗:在桥臂里 $V F$ 抬高 0.5 V 意味着续流期间的导通损耗成比例上升,长期还推高结温、形成正反馈。Micromachines 2024 对多家商用 1.2 kV 器件做 100 小时、栅压 $- 5$ V(强制体二极管模式)恒流应力,以 5% 为线统计良率,结果在不同结构间分化极大(见下);值得注意的是,该研究在同一固定应力条件下(商用器件按各自额定电流恒流,作者自制 planar JFET 对比样则统一在 ~467 A/cm²),深 P+ 的 trench 器件大面积退化而浅 P+ / planar 器件几乎不退化——这证明在电流密度相同时,决定退化起点的是缺陷密度(P+ 注入引入的 BPD,见 §3.2),而非电流密度本身;该研究并未扫描电流密度,故不能据此推出"缺陷越多则触发电流密度越低"。500 A/cm² 仍是经验性主导区间而非绝对门槛,但这一定性应由缺陷密度差异支撑,而非由 467<500 这个数值(二者仅差约 7%,在 EEPower "above 500 A/cm²" 的取整范围内)。

3.2 planar vs trench:P+ 注入深度决定 BPD 命运

为什么同是 SiC MOSFET,有的产品体二极管随便用、有的厂家明确"禁止用体二极管续流"?差别主要来自结构和工艺引入的 BPD,而不只是衬底。

Micromachines 2024 的横评揭示了清晰规律:平面(planar)器件普遍稳健,多家厂商 100 小时后退化接近零,只有个别略超 5%;而沟槽(trench)器件分化巨大——某单沟槽厂家仅 30% 良率、20 小时即严重退化,某双沟槽 Gen 4 甚至 0% 良率全数超标。根因在于沟槽结构为屏蔽底部高电场需要深而重的 P+ 注入,高能离子注入本身会在漂移区引入新的 BPD/损伤,等于给退化播了更多种子。反过来,该研究的实验性平面器件把 JFET 区做深(0.9 μm vs 标称 0.6 μm)就显著抑制了退化。这解释了一个产业现实:很多沟槽 SiC 器件在数据手册里并不鼓励把体二极管当常态续流二极管,必须外并 SBD。

结构	体二极管可靠性倾向	物理原因	典型应对
平面(planar)	较好,部分接近零退化	浅 P+ 注入,引入 BPD 少	可作集成续流二极管
单沟槽(trench)	分化大,部分早期失效	沟槽工艺 / 注入引入缺陷	多需外并 SBD
双沟槽(Gen 4)	取决于 P+ 注入剂量/深度	深重 P+ 屏蔽注入引入 BPD	screening + 外并 SBD

4. 解决方案:三层防御挡住因果链的不同环节

既然退化是"缺陷种子 + 双极能量 + 几何挡流"的链,缓解就有三个互补的下手点:从源头减少种子(材料)、出货前剔除带病个体(screening)、运行时不给能量(应用)。三层不是择一,而是叠加;越靠前越根治,越靠后越可控。

三层防御对应因果链 — 材料层断种子,screening 层剔个体,应用层断能量;质子注入根除,同步整流+并联 SBD

4.1 材料层:把 BPD 种子从源头消掉

最根本的防御是让漂移区里压根没有可扩展的 BPD,这从因果链最上游切断。

第一条路是外延 / 衬底质量提升:通过外延生长把衬底里的 BPD 在到达有源区前转化为对退化惰性的 TED(TED 不在基面滑移,故不直接驱动 SF 扩展;但 BPD→TED 转化点本身仍可能成核),把有源区 BPD 密度从早期外延层的数十至数百 cm $^{- 2}$ (衬底量级 $1 0^{3}$ – $1 0^{4}$ cm $^{- 2}$ )压到 < 1 cm $^{- 2}$ ;新一代器件多用此法。第二条更彻底的是质子注入(proton implantation):Nagoya 大学 Harada/Kato 团队发现对 4H-SiC 衬底做高剂量( $\sim 1 0^{12}$ H $^{+}$ /cm $^{2}$ )质子注入,能阻断 SSF 扩展,使器件对双极退化"几乎免疫"——但其根因尚未定论,目前有两种假说:钉住 BPD 或缩短少子寿命。工程化衬底(如 SmartSiC,Smart Cut 工艺中用 $\sim 1 0^{16}$ H $^{+}$ /cm $^{2}$ 注入)在 2250 A/cm² 应力下 $Δ V F$ 仅约 10 mV,印证了这条路线的有效性。材料层一旦做到位,后两层负担都大幅减轻。

4.2 screening 层:出货前逼出早期失效

材料控制不可能 100% 无缺陷,所以出厂前用加速应力筛选把带病个体剔除,保证装机批次的可靠性。

典型做法是对体二极管施加大电流恒流老化(强制 $V GS$ 负偏到体二极管模式)一段时间,再以 5% $V F$ / $R D S (o n)$ 漂移为线判合格;有 BPD 的芯片会在老化早期就显著漂移而被剔除。更上游的做法是用 IR 光致发光(IR-PL)/光致发光成像对每片晶圆定位、计数 BPD,从源头分级。screening 的本质是把"慢性退化"转化成"出厂可观测的快速应力响应",用前期的几小时换装机后的数千小时。

4.3 应用层:不给体二极管供能——同步整流 + 并联 SBD

即便器件本身有残余退化倾向,系统设计也能通过不让体二极管在高电流密度下长时间导通,直接掐断因果链里的能量供给环。这是 Tier-1 应用工程师手里最现实的杠杆。

第一招是同步整流(synchronous rectification):在死区结束后立刻主动开通本应续流的那颗 MOSFET 沟道,让续流电流走多子沟道( $R D S (o n)$ )而不是 PiN 体二极管,把双极注入的占空比压到只剩死区那几十到几百 ns。配套地把死区尽量压短(典型 100 ns 量级),进一步缩短体二极管单极独占续流的窗口。第二招是并联 SiC SBD:SBD 是单极器件,无少子注入、天生不双极退化;并在 MOSFET 旁让它承担反向续流,体二极管几乎不再导通——代价是额外器件成本与封装面积,但对 trench 这类体二极管脆弱的器件常常是必需。两招的共同逻辑都一样:把电流从"会退化的双极路径"赶到"不退化的单极路径"上。

缓解手段	切断的因果环	彻底度	代价
同步整流 + 短死区	减少双极注入占空比	中(残留死区窗口)	驱动时序复杂度
并联 SiC SBD	几乎消除体二极管导通	高	器件成本 / 面积
低 BPD 外延	减少缺陷种子	高	工艺 / 衬底成本
质子注入衬底	阻断 SSF 扩展(机理待定论)	接近根除	工艺成熟度 / 成本

5. 工程应用:SCT3080AL 400V/100kW 逆变器体二极管退化量化与缓解设计

电机控制器工程师面临的真实决策不是"体二极管会退化吗",而是"这颗 SiC,在这套逆变器里,到底用不用外并 SBD?死区定多少?"本节以 400V/100kW EV 主驱、SCT3080AL 为靶,从物理约束推导设计参数,并给出 planar vs. trench 的量化分叉。

5.1 系统参数与死区窗口电流密度

基准条件列于下表,覆盖后续计算所需的全部输入量:

参数	值	说明
直流母线 Vbus	400 V	典型 400V 平台
相电流峰值 Iphpk	280 A	100kW / (√3 × 200V × PF × η)
开关频率 fsw	20 kHz	SiC 典型中频
SCT3080AL 裸芯面积 Adie	24 mm²	650V/80mΩ planar 典型值
SCT3080AL 体二极管压降 $V F$	3.6 V	25°C, $I F = 100 A$
设计寿命	15 年 / 300,000 km

死区窗口内体二极管承担全相电流。峰值电流密度:

J F p k = \frac{I p h p k}{A d i e} = \frac{280 A}{24 m m ^{2}} = 11.7 A/m m^{2} = 1167 A/c m^{2}

结论: $J F p k = 1167 A/c m^{2}$ ,超 500 A/cm² 退化主导区间约 2.3×,理论上每个死区窗口都向 BPD 提供扩展能量。

5.2 死区优化:最小安全死区时间

SR 工作时应将 tdead 压缩到安全最小值以减少体二极管占空比。死区过短会导致直通,过长则体二极管累积应力增大。驱动链时序预算(UCC21750 + TC397):

时序分量	值	说明
UCC21750 关断传播延迟 tpoff	50 ns	上管 off-state prop delay
UCC21750 开通传播延迟 tpon	45 ns	下管 on-state prop delay
延迟不对称 ΔtPD	5 ns	off/on 延迟差
PCB 走线时序偏差 δskew	10 ns	布局差异
Vth 温漂导通偏差 δVth	15 ns	−40°C→+150°C 漂移
批次裕量	20 ns	器件分散

t d e a d min = tp o f f + Δ tP D + δ s k e w + δ V t h + margin = 50 + 5 + 10 + 15 + 20 = 100 ns

取 $t d e a d = 150 ns$ (留 50 ns 余量,对应 >10,000 V/μs dV/dt 安全边际)。

体二极管占空比:

D b o d y = 2 \times t d e a d \times f s w = 2 \times 150 ns \times 20 kHz = 0.6%

等效平均电流密度:

J F a v g = J F p k \times D b o d y = 1167 \times 0.006 = 7.0 A/c m^{2}

关键视角:瞬时峰值 $J F p k = 1167 A/c m^{2}$ 决定每次事件的退化驱动力;占空比 $D b o d y$ 决定积累速率——这两个量共同决定寿命终期是否越过 5% 漂移判据。

5.3 退化风险裁决:planar vs. trench 分叉

两种器件结构在相同工况下呈现截然不同的退化风险,判据基础是 §3 的 BPD 密度差异。

Case A:SCT3080AL(平面器件,低 BPD 密度)

ROHM 平面 SiC 器件 BPD 密度 < 1 cm $^{- 2}$ 。在 $D b o d y = 0.6%$ 、 $J F a v g = 7.0 A/c m^{2}$ 下,每个 150 ns 窗口注入的少子量极小;15 年累积体二极管 ON-time:

t b o d y = D b o d y \times T o p s = 0.006 \times 15 yr \times 2000 h/yr \times 3600 s/h = 648, 000 s = 180 h

与应力量级对比:Micromachines 2024 对 planar 器件施加 ~467 A/cm² 连续 100 hr 应力,几乎全数 $Δ V F < 5%$ ;EEPower/Bodo's 2025 在 2250 A/cm² 脉冲下测 planar 衬底 $Δ V F \approx 10 mV$ 。本工况峰值 1167 A/cm²,介于两测试条件之间,但等效积分(占空比仅 0.6%,远非连续)远低于这两项测试应力。

判定:✅ SR + $t d e a d = 150 ns$ ,无需并联外部 SBD。

Case B:深 P+ 沟槽 SiC(竞品 Trench 类)

Micromachines 2024 横评:某单沟槽厂商 100 hr 固定电流应力下良率仅 30%;某双沟槽 Gen 4 厂商 0% 良率(全数超 5% $V F$ 判据,20 hr 即超标)。本工况等效 ON-time 180 h > 100 h 测试阈值,多数 trench 器件预计触发退化。

判定:⚠️ 同类 trench 器件必须并联 SiC SBD,否则 EOL 前退化大概率超 5% 判据。

5.4 并联 SBD 规格速算(trench 必选项)

外并 SiC SBD 是应对 trench 器件体二极管脆弱性的工程解,选型必须同时覆盖电压、电流与布局三个约束:

参数	最低要求	推荐选型
额定阻断电压	$\geq 1.2 \times V b u s = 480 V$	650V SiC SBD
连续电流	$\geq I p h p k /2 = 140 A$ (SBD/体二极管分流)	200A 模块型
反向恢复电荷	$Q r r = 0$ (SiC SBD 单极无 $Q r r$ )	任何 SiC SBD
布局回路电感差	$Δ L l oo p \leq 5 nH$	SBD 贴紧 MOSFET 封装

SBD 在 $D b o d y$ 期间承担的热耗散:

P S B D = V F S B D \times I p h p k \times D b o d y \approx 0.9 V \times 280 A \times 0.006 = 1.5 W

1.5 W 可与 MOSFET 共基板散热,对系统热预算影响微小。

5.5 工程决策矩阵

三种器件结构对应不同的缓解策略,差异根本在于 BPD 种子密度不同——同样的应力下,种子越多退化越快:

SiC 器件类型	推荐缓解	15 年退化风险估算	额外成本
Planar(SCT3080AL 类)	SR + 150 ns 死区	低( $Δ V F < 2%$ )	0
Trench Gen3(中 P+)	SR + 100 ns 死区 + 定期筛查	中,需监控	监控成本
Trench Gen4(深 P+,严峻)	SR + SBD 外并 + 短死区	低(SBD 承担 >90% 续流)	+12%

6. Gotcha — 七个工程陷阱

每个 Gotcha 都对应一条在实际项目中可能未被发现就酿成质量事故的机制。

G1:「用了同步整流,体二极管不工作」 SR 工作时,每次换流仍有 tdead 窗口强制走体二极管。fsw = 20 kHz 下每秒 40,000 次 1167 A/cm² 的脉冲;这些脉冲短但连续 15 年积累。"不工作"是误解——应说"工作占空比 0.6%",两者量级差异天壤之别,但前者直接掩盖了退化风险。

G2:驱动器传播延迟不对称偷偷拉长死区 UCC21750 的 tpoff(50 ns)与 tpon(45 ns)相差 5 ns,加上 PCB 走线 skew 约 10 ns,等效死区可比标称值延长 15 ns 以上;高温时延迟还会再漂移 5–10%。设计死区 100 ns 的系统实际可能跑 120–130 ns——这不是安全余量,而是额外的体二极管导通窗口。应在全温区测量实际换流波形,以实测结果定死区,而非只看芯片 TYP 参数。

G3:Vth 温漂让 SR 时序"自动失控" SiC 的 Vth 有约 −2 mV/°C 的负温度系数;从 −40°C 到 +150°C 漂移约 380 mV。低温下栅极脉冲宽度不变,但器件迟到开通(有效死区延长),导致体二极管多导通 15–25 ns;高温下提前开通,若与互补管死区余量不足,则直通风险显现。没有把 Vth 温漂计入死区预算的设计,在极温边界会同时暴露两个相反方向的风险。

G4:并联 SBD 布局差——体二极管仍然分流 理论上 SBD $V F \approx 0.9$ V < 体二极管 $V F \approx 3.6$ V,续流应全走 SBD。但如果 SBD PCB 回路电感比 MOSFET 体二极管路径多出 $Δ L \geq 10 nH$ ,换流瞬间的 $V = L \cdot d i / d t$ 会让体二极管先接管;等 SBD 回路自举后 SBD 才并联进来——这几十 ns 的体二极管独占窗口正是最高电流密度阶段,相当于 SBD 没起作用。SBD 并联必须保证 $Δ L l oo p \leq 5 nH$ ,否则是无效缓解。

G5:「Trench $V F$ 更低 = 体二极管更好」的倒置逻辑 Trench 器件宣传的低 $V F$ 来自低 $R D S (o n)$ (单极沟道导通优势),而体二极管是 PiN 双极器件,其 $V F$ 并不因沟槽工艺而低——反而因深 P+ 注入引入更多 BPD,退化更严重。选 trench 以为体二极管也更好是常见的概念混淆;datasheet 的续流推荐和 screening 章节是辨别信号,而非 $V F$ 数字。

G6:以为 Screening 做了就一劳永逸 Screening 的逻辑是把"出厂带病"的个体剔除,它针对初始 BPD 密度偏高的器件。但即便通过 screening 的器件,BPD 密度不为零;长期应力下,累积能量最终也可能推动那颗"合格"的 BPD 开始扩展——只不过起始时间更晚。EOL 阶段的体二极管可靠性预算不能仅凭"通过了 screening"来支撑;应结合累积 ON-time 和结温历史进行寿命建模。

G7:轻载误以为体二极管更"安全" 直觉认为轻载电流小、体二极管电流密度低。但部分控制器在 DCM(电流断续模式)边界附近关闭 SR 以防反向电流,此时体二极管可能连续导通而非只在 tdead 窗口工作——占空比从 0.6% 跳升到 5–50%,累积 ON-time 放大 10× 以上。SR 开关策略必须明确覆盖 DCM 区域,否则"轻载省事"反而是退化重灾区。

7. Corner — 三个极限场景

C1:冷启动 −40°C

Vth 最高(+380 mV 相对 25°C),栅极脉冲等效开通时刻推迟约 20 ns,死区自动拉长到设计值之外;与此同时 $V F$ 升至约 4.2 V(体二极管低温段温度系数变陡),续流损耗增大。BPD 扩展的热激活能使低温退化速率很低——但 SR 时序误差最大、死区最长,体二极管每次暴露的时间反而最长。设计需在全温覆盖 SR 时序,而非只在 25°C 整定。

C2:满负荷 150°C 高温持续

Arrhenius 关系下 BPD 扩展速率按 $exp (- E a / k T)$ 急剧升高;Ea ≈ 0.6–1.0 eV 对应 25°C→150°C 速率差高达 3–20 倍。同时 Vth 下移 380 mV,SR 开通提前,死区收窄——若驱动器 Vth 变化未在时序裕量中预留,SR 提前开通可能与互补管形成直通并触发 DESAT 保护;此场景下 FTTI 预算最紧张。功能安全设计需在最高温度条件下验证 SR 时序不越界。

C3:DCM 边界相电流过零

相电流在过零附近双向流动,SR 控制器需判断电流方向来决定是否关通对侧管。若 DCM 判断阈值整定不当或传感器噪声导致误判,体二极管可能连续导通数十微秒而非只 150 ns——此时电流密度不变(仍 1167 A/cm²)但 ON-time 放大 100–700 倍,15 年积累应力超过 Screening 保证范围。DCM 边界控制策略应作为安全分析(FMEA / STPA)的输入,而非只是效率优化的考量。

缩写表

缩写	全称
BPD	Basal Plane Dislocation,基面位错
TED	Threading Edge Dislocation,贯穿刃位错
SF / SSF	(Shockley) Stacking Fault,(肖克利)堆垛层错
PiN	P-intrinsic-N 二极管(双极、少子导电)
SBD	Schottky Barrier Diode,肖特基势垒二极管(单极)
$V F$	二极管正向压降
$R D S (o n)$	MOSFET 导通电阻
IR-PL	Infra-Red Photoluminescence,红外光致发光
JTE	Junction Termination Extension,结终端扩展
DUT	Device Under Test,被测器件

核心要点

SiC 双极退化是宽禁带专属失效:4H-SiC 复合能 ~3.26 eV(远大于 Si 1.12 eV)足以驱动 BPD 滑移成 Shockley SF。
因果链:BPD 种子 + 少子大注入复合能 → SF 基面扩展 → 有效导通面积下降 → $V F$ / $R D S (o n)$ 单调不可逆升高。
触发条件是双极大注入而非导通本身:单极沟道导通几乎无害;SF 扩展约 500 A/cm² 以上为退化主导区间(经验值,非绝对门槛;同一电流密度下缺陷密度高的器件退化更重)。
退化判据 5% $V F$ / $R D S (o n)$ 漂移;单晶衬底在 2250 A/cm² 下 $Δ V F$ 可达 0.5～2 V,质子注入衬底仅 ~10 mV。
结构差异:平面器件普遍稳健;沟槽器件因深重 P+ 屏蔽注入引入 BPD,体二极管可靠性分化大,多需外并 SBD。
三层防御:材料(低 BPD 外延 / 质子注入根除)+ screening(大电流老化 + IR-PL 定位)+ 应用(同步整流 + 短死区 + 并联 SiC SBD)。

Engineering Objects

body_diode_pin(SiC MOSFET 寄生 PiN 体二极管——双极退化的载体,续流路径)
bpd_density(漂移区 BPD 密度,cm $^{- 2}$ ;退化的内禀种子,目标 < 1 cm $^{- 2}$ )
vf_drift_5pct(5% $V F$ / $R D S (o n)$ 漂移失效判据 / screening 合格线)
jc_threshold_500(SF 扩展退化主导区间,约 500 A/cm² 以上;经验值,非绝对门槛)
proton_implant_substrate(质子注入工程化衬底——根除级缓解,阻断 SSF 扩展;机理尚未定论,假说为钉住 BPD 或缩短少子寿命)
sync_rect_short_deadtime(同步整流 + 短死区——应用层断能量主手段)

Cross-references

← 索引
SiC 器件总论 — 本页是其 §4.3「体二极管 BPD 退化」的深度展开
SiC 物理紧凑模型 — 体二极管 $V F \approx 3$ V、 $R d$ 电压依赖的 SPICE 建模视角
ROHM Gen4 SiC MOSFET — 新一代器件如何通过工艺改进降低 BPD 与体二极管退化
MOSFET SOA — 第三象限与续流在安全工作区里的边界
失效模式总表 — 双极退化在 SiC 多类失效模式中的定位

来源:G. Picun "Fighting Bipolar Degradation With High-Performance SiC Substrates"(EEPower / Bodo's Power Systems, 2025-03-27);"An Investigation of Body Diode Reliability in Commercial 1.2 kV SiC Power MOSFETs with Planar and Trench Structures"(Micromachines, PMC10892601, 2024);IEEE "Investigation of the bipolar degradation of SiC MOSFET body diodes and the influence of current density"(2021);Harada/Kato(Nagoya)质子注入阻断 SSF 研究。综合整理。