并联多 die/多模块的驱动侧设计深度 — 驱动架构 / 主动均流 / 故障协调

驱动L1别名并联驱动架构 · 单驱动扇出 vs 每die独立驱动 · 主动均流 · 多模块故障协调 · 驱动侧并联设计 · 更新 2026-07-11

本质与导读

本质器件物理/对称布局/Rg 网络是 prereq,本页只管驱动侧怎么编排这 N 个开关:模块内已 bin 匹配的多 die 用单驱动扇出(便宜、PWM 天然同步,但保护聚合、无法 per-die 干预),离散大的多模块用每 die 独立驱动(可 per-die 保护 + 主动均流,但通道 skew 必须严匹配)。最硬的约束是故障协调——一个 die 短路时 N 个驱动必须同步软关断,否则最后关断的那个独吞全部续流能量炸掉。

主线坐标:第 5 站 · 逆变器(栅驱 + 功率模块) · ↑ 全景主线

1. 驱动是并联的"编排层"

并联失败的根因(快开关把 ns 级栅延迟、nH 级寄生、mΩ 级失配放大成不均)和被动对策(器件 bin 匹配、对称布局、Rgcom+Rgi 栅极网络、源极镇流电阻)已在 SiC MOSFET 并联页讲透。本页不重复这些,只管上一层:驱动侧怎么编排 N 个 die/模块。

编排层有三件事——选哪种驱动架构(§2)、被动压不住时能不能主动均流(§3)、多模块怎么时序分发和故障同步(§4)。这三件事在工程上互相约束:架构选错,主动均流无法实施;故障不同步,即使均流完美的系统也会因一个 die 短路导致整个并联组炸掉。

2. 两种驱动架构 — 单驱动扇出 vs 每 die/模块独立驱动

N 个并联开关,驱动侧有两种根本架构,取舍在保护粒度与成本/复杂度之间:

单驱动扇出 vs 每 die 独立驱动两架构对比

单驱动扇出 — 一个驱动通道,经共同 Rgcom + 每 die Rgi 带 N die
- 优:简单、便宜、同一 PWM 沿天然同步(无通道 skew)
- 缺:保护聚合(一个 DESAT 看整体电流,难定位坏 die)、无法 per-die 干预(不能主动均流)、单驱动失效全军覆没
- 适合:模块内多 die——已同 wafer bin 匹配 + 强热耦合,均流本就好(±5%),不需 per-die 干预
每 die/模块独立驱动 — N 个独立通道,各自 PWM + 保护
- 优:per-die 保护诊断(每 die 独立 DESAT / 电流感测)、可主动均流(§3)、单驱动失效隔离
- 缺:贵、复杂、通道间 skew 必须严匹配——传播延迟失配把动态均流毁掉,PWM 分发要等延迟对齐
- 适合:多模块并联——模块间参数/热离散大(±15–20%),需独立保护 + 均流

决策:模块内多 die → 单驱动扇出够;PCB 级/多模块 → 倾向每模块独立驱动。

2.1 传播延迟失配对动态均流的定量影响

独立驱动的核心风险是通道 skew。在 turn-on 前沿,门极电压以近似线性速率上升:

\frac{d V GS}{d t} \approx \frac{I g p e ak}{C i ss} = \frac{V cc - V g s pl a t}{( R g o n + R g in t ) \cdot C i ss}

若两通道传播延迟差 $Δ t s k e w$ ,则 Miller 平台前线性段的栅压差为:

Δ V GS = \frac{d V GS}{d t} \cdot Δ t s k e w

由于 SiC 在半开区跨导 gfs 较大(SCT3080AL 在 Miller 平台区 Vgs ≈ 4 V 附近 gfs ≈ 8 A/V,此为上界估算值——SSOT 饱和点 gfs=3.8 S @VDS=10V,ID=10A 为不同工作点；欠 SCT3080AL datasheet gfs-VGS 曲线精确读取),瞬态电流不均:

Δ I \approx g f s \cdot Δ V GS = g f s \cdot \frac{d V GS}{d t} \cdot Δ t s k e w

以 Rgon = 4.7 Ω、Rgint = 13 Ω (SCT3080AL datasheet Rev.006, RG=13Ω confirmed)、Ciss = 571 pF (@VGS=0V, f=1MHz; SCT3080AL datasheet)、Vcc = 15 V、Vgsplat ≈ 5 V:

I g p e ak = \frac{15 - 5}{4.7 + 13} = 0.565 A

\frac{d V GS}{d t} = \frac{0.565}{571 \times 1 0 ^{- 12}} \approx 0.99 V/ns

UCC21750-Q1 同批次通道间 $Δ t s k e w$ 典型 ±5 ns、最差 ±10 ns(经验工程估算；TI SLUSDH9D §8.5 待独立核)。取 $Δ t s k e w = 10 ns$ :

Δ V GS = 0.99 \times 10 \approx 9.9 V

Δ I \approx 8 \times 9.9 \approx 79 A (瞬态, 仅持续 Δ t s k e w)

这里 $Δ I = 79 A$ 看似灾难性,但需要理解物理意义:这仅是 Miller 平台进入前线性段(约几十 ns)内的瞬态,此时电感限制了真实的 di/dt;实际测量中电流不均峰值通常在 20–40% I 额定,而非公式直接算出的值。实际 di/dt 受感性环路制约: $d i / d t = V d c / L l oo p$ ,而非 gfs 直接驱动。故上式给出上界,实际因 Lloop 限流而偏保守。

工程结论:通道 skew ≤ 5 ns(same-lot、PCB 走线长度匹配)是实现动态均流的必要条件。PCB 布线规则:PWM 分发走线长度差 ≤ 10 mm(等效 ~66 ps/cm 信号传播速度→ $Δ t \approx 0.1 ns$ ,远小于器件 skew 项)。

3. 主动/协调均流 — 闭环电流均衡

被动均流(对称布局 + Rgi + 源极阻抗)把不均压到 ±5%(模块内多 die)到 ±15–20%(PCB 多模块)。要再压,只能上主动均流——感测每 die/模块电流,经独立驱动通道闭环调节。

感测手段:每 die 电流有几种来源——RDS,on 感测(温漂大,需标定)、精密分流(INA240A1 × N 路)、DESAT 电流镜、模块电流互感器。精密分流是最可靠的定量手段。

调节手段(主动栅极驱动,AGD):

路线 A — 调栅时序:感测 turn-on 时每 die 的电流超前/滞后 → 微调各通道的 PWM 上升沿延迟(10–20 ns 步长)。优点:实现简单;缺点:只改善动态段。
路线 B — 调有效 Vgs:通过每通道独立可编程 VCC 或可变电阻,微调各通道的导通电压 → 改变静态均流。优点:同时改善静态段;缺点:额外的 DAC + 反馈电路。

闭环带宽约束:主动均流控制环带宽 $ω_{b w}$ 必须远低于开关频率 fsw,否则控制动作会与开关谐振耦合引起正反馈振荡:

ω_{b w} < \frac{2 π f s w}{10}

以 fsw = 50 kHz: $ω_{b w} < 2 π \times 5000 = 31.4 krad/s$ ,即环路带宽 < 5 kHz。量产系统慎用主动均流——调试复杂、带宽约束使其仅能改善静态/低频均流;高频瞬态不均仍靠被动手段 + 降额兜底。

4. 多模块时序分发 + 故障协调

多模块并联,每模块有独立驱动,驱动侧的关键附加需求是时序分发和故障同步。

多模块时序分发 + 一个 die 短路时的同步软关断协调

时序分发:master-slave 或同步 PWM 广播,使 N 个模块 PWM 沿对齐。分发延迟必须满足 §2.1 的 skew 要求(≤5 ns),通常通过 EqDelay 缓冲器或平衡走线实现。

故障协调(关键):一个 die/模块短路时,N 个驱动必须同步软关断。若不同步,最后关断的开关被迫独自换流接近满载总电流的感性能量,超 SOA 炸掉。机制:

短路模块的 DESAT 检测出 $V d s > V d es a tt h$ ,拉低本模块的 nFLT(开漏)
所有 N 个 nFLT 并联至一条 OR 总线(开漏 OR:任一拉低即触发)
OR 总线广播 FAULT 到所有 N 个驱动器的 FAULT 输入
所有驱动同时进入 SOFTOFF 模式

4.1 故障 OR 时序预算

从短路发生到所有 N 模块完成 SOFTOFF 的总时间必须 < SCSOA(SCT3080AL = 3 µs):

阶段	延迟	来源
tblank DESAT 消隐窗口	1224 ns	CDESAT=68 pF,IDESAT=500 µA,VDESATth=9V(UCC21750-Q1 SSOT) [VERIFY SLUSDH9D]
tnFLT DESAT → nFLT 传播	~100 ns	UCC21750-Q1 内部 [VERIFY SLUSDH9D]
tOR OR 门传播	~5 ns	74ALVC32 / SN74LVC1G32 (2.5 ns/级)
tbcast OR → 各 FAULT 布线	~5 ns	PCB 走线 ≤75 mm
tFAULT FAULT → SOFTOFF 使能	~50 ns	UCC21750-Q1 内部 [VERIFY SLUSDH9D]
tSOFT SOFTOFF 持续	304 ns	Rsoftoff=100 Ω [见 gate-driver-protection-chain 页]
总计	1688 ns
SCSOA	3000 ns	SCT3080AL @400 V / 轻载 Tj 条件；SSOT 复用见 topic-sic-gate-loop-parameters
裕量	1312 ns = 44%	✓

这意味着:增加 N 路并联时,故障 OR 路径仅增加 tOR + tbcast(~10 ns/路),对 SCSOA 预算影响极小。N 路并联不显著恶化 SC 保护时序,这是独立驱动架构的重要优点。

4.2 均流退化 → 降额

当静态 VTH 散差导致均流不均 X%,安全总电流必须降额:

I t o t a l = N \cdot \frac{I r a t e d}{1 + X}

其中 $X = g f s \cdot Δ V T H / I r a t e d p er$ 。不 bin 匹配时 VTH 范围 2.7 V, 5.6 V,ΔVth 可达 2.9 V → 取保守 gfs=3.8 S:X ≈ 3.8×2.9/20 ≈ 55%;取上界 gfs≈8 S:X ≈ 116%——安全电流骤降至 51.6–37 A,降额 35–54%,灾难性。bin 匹配 $Δ V T H \leq 0.2 V$ → X ≈ 3.8% → 仅降额 3.8%。模块级并联必须 bin 匹配或主动均流,否则降额严重。

5. 端到端 Worked Design — 4 × SCT3080AL + 4 × UCC21750-Q1,400 V/80 A,50 kHz

本设计对应 EV 逆变器低侧开关臂的 4 模块并联方案。目标:用 4 颗独立栅极驱动分别驱动 4 颗 SCT3080AL SiC MOSFET,额定总电流 80 A,总线电压 400 V,开关频率 50 kHz。

Step 1 — 架构选择

4 个模块分立 PCB 安装,热路径独立,无法保证同批次同箱 Vth 匹配 → 选每模块独立驱动。驱动器 UCC21750-Q1,VCC = +15 V,VEE = −3 V(SCT3080AL Vgsneg = −4 V,裕量 1 V;严禁用 −5 V,详见 §6 G1)。

Step 2 — 静态均流核算与降额

SCT3080AL VTH 范围 2.7 V, 5.6 V[@VDS=10V, ID=5mA; ROHM SCT3080AL datasheet Rev.006]。设计要求 bin 匹配 $Δ V T H \leq 0.2 V$ ,以 SSOT 参考值 gfs=3.8 S (@VDS=10V, ID=10A):

X = \frac{g f s \cdot Δ V T H}{I r a t e d p er} = \frac{3.8 \times 0.2}{20} = 3.8%

I t o t a l = 4 \times \frac{20}{1.038} \approx 77 A (降额 3.8%)

注:Miller 平台区估算值 gfs≈8 S 对应 Vgs ≈ 4 V 附近的不同工作点;两值可共存,本设计以 SSOT 值(3.8 S)为保守基准。

不 bin 匹配时( $Δ V T H$ 达 2.9 V):gfs=3.8 S 时 $X = 3.8 \times 2.9/20 = 55%$ ,安全电流仅 51.6 A → 降额 35%;gfs≈8 S 时 X ≈ 116%,安全电流约 37 A → 降额 54%,灾难性。bin 匹配是本方案的前提条件。

Step 3 — 传播延迟 skew 预算

UCC21750-Q1 同批次 $Δ t s k e w$ 目标 ≤ 5 ns。为此:

PCB 走线:从 PWM 分发点到各通道 PWMH/PWML 引脚走线长度差 ≤ 5 mm(等效 ~33 ps,可忽略)
驱动器同批次采购,避免不同 date code 混用(不同批次 tpd spread 可超 ±10 ns)
验证方法:同台示波器探 4 通道 OUT 引脚上升沿,调整 PCB 走线等长直至 skew ≤ 5 ns

$Δ t s k e w = 5 ns$ 时,上界 $Δ I$ 用 Miller 平台区估算 gfs≈8 S: $Δ I \approx 8 \times 0.99 \times 5 = 39.6 A$ 。结合感性负载限流(感性环路限制真实 di/dt),实际动态不均大约 10–15% 额定电流,在允许范围内。

Step 4 — 故障 OR 电路

4 个 UCC21750-Q1 的 nFLT 引脚(开漏,低有效)均接 10 kΩ 上拉至 3.3 V,再经 SN74LVC1G32 单 OR 门(2.5 ns 传播)汇聚后广播回所有 4 路 FAULT 输入。

故障 OR 时序预算(§4.1 表):总 1688 ns,SCSOA 裕量 44%。要注意 nFLT 总线上若加 RC 滤波(防误触)需将滤波时间计入总延迟:以 RC = 10 ns 为例,总变为 1290 ns,裕量仍足;但 RC 超过 ~1.6 µs 就会压缩 SCSOA 预算至危险区。

Step 5 — 热核验

每通道 20 A,SCT3080AL RDSon = 80 mΩ @25°C;@125°C 线性插值 ≈ 1.35 × 80 = 108 mΩ(保守侧；@150°C datasheet = 1.44×,线性中段取 1.35×；精确值欠 RDSon-Tj 曲线直读):

P co n d p er = (\frac{20}{2})^{2} \times R D S o n (125^{\circ} C) \approx (\frac{20}{2})^{2} \times 0.108 \approx 21.6 W

开关损耗按 SCT3080AL DPT 数据约估: $P s w p er \approx (E o n + E o f f) \times f s w$ ,典型 @400 V/20 A/125°C 约 5–8 W/module(量级估算；精确值欠 SCT3080AL DPT 曲线 @400V/20A/125°C 核)。

总损耗每模块约 27–30 W。RthJC = 0.86 K/W (SCT3080AL datasheet Rev.006), $Δ T J C = 30 \times 0.86 = 25.8 K$ 。设散热器 Tc ≤ 80°C → Tj = 80 + 25.8 = 105.8°C,低于 175°C 额定值,裕量 69.2°C。✓

6. 工程陷阱

并联驱动翻车几乎都在架构选错保护粒度、故障没同步、或驱动参数越限三类。以下 7 条陷阱按危害程度排序。

G1(最高危):VEE = −5 V 超 SCT3080AL Vgsneg = −4 V — 并联场景常见:设计者复用 IGBT 参考设计(VEE = −8 V 到 −15 V)。SCT3080AL 是 −4 V 限制,超压会静默(器件不立即失效但 oxide 逐步损伤)或批量炸毁。修正:统一用 VEE = −3 V,给 ΔVgs,noise 留 1 V 裕量。

G2:DESAT 电容 CDESAT 不能多模块共用一个 — 每个 UCC21750-Q1 的 DESAT 引脚有内部充电电流 Idesat ≈ 500 µA [VERIFY SLUSDH9D],将 CDESAT 充至检测阈值形成消隐窗口。若 N 路驱动共用一个 CDESAT,充电电流分流成 Idesat/N,消隐时间变成 N × tblank。N=4 时 1224 ns × 4 = 4896 ns,已超 SCT3080AL SCSOA 3 µs → DESAT 失效。必须每路独立 CDESAT。

G3:独立驱动 skew 未匹配时比单驱动扇出更危险 — 这是反直觉陷阱:设计者认为独立驱动更灵活,但若 skew 未匹配,动态不均比单驱动扇出更严重。单驱动扇出通过共同 Rgcom 天然耦合,大 skew 不存在;独立驱动通道间无耦合,skew 直接转化为不均。此时不如换回单驱动扇出 + 被动 Rgi。

G4:同步软关断时"最后关断"的模块独吞换流能量 — 故障 OR 广播延迟(~60 ns)导致各模块 SOFTOFF 起始时刻不完全同步。最晚开始 SOFTOFF 的模块在其他模块已关断后必须独自承受全部感性续流电流。换流能量 $E = \frac{1}{2} L l oo p I l o a d^{2}$ :以 Lloop = 20 nH、Iload = 80 A, $E = 0.5 \times 20 \times 1 0^{- 9} \times 8 0^{2} = 64 μ J$ 。仅 64 µJ 由一个模块承担,通常在 SOA 内,但若 Lloop 增大至 100 nH → E = 320 µJ,结合高温 SCSOA 退化可能超限。大寄生电感系统(>50 nH busbar)需要跨模型核 SOFTOFF 能量承受。

G5:nFLT OR 总线上 RC 滤波过大压缩 SCSOA 预算 — 工程师为防噪声误触常在 nFLT OR 总线加 RC 滤波。RC 时间常数直接进入故障 OR 总时序: $tt o t a l = t b l ank + t n F L T + t r c f i l t er + tO R + \dots$ 。RC = 100 ns 使总计 1380 ns,裕量收窄至 54%;RC = 1 µs 使总计 2280 ns,裕量仅 24%;RC = 1.7 µs → 超 SCSOA 临界。nFLT OR 总线 RC 值须严格代入时序预算。

G6:主动均流 PI 积分饱和导致稳态电流极端不均 — PI 控制器的积分项若因传感器零点偏移(INA240A1 offset 典型 ±5 µV,等效 ±10 mA 在 0.5 mΩ 分流器上)持续累积,积分项饱和 → 一路输出夹紧至最大占空比、另一路夹紧至最小。结果是一路模块过载、一路空载,反而比被动均流更差。主动均流必须有 anti-windup 机制 + 传感器定期重新归零。

G7:多模块高边同时关断产生 4× CMTI 应力 — N 个高边模块同时关断时,dV/dt 叠加到各驱动器的隔离电容。UCC21750-Q1 每通道隔离电容 Ciso ≈ 1 pF [VERIFY SLUSDH9D],单通道 CM 电流 $I c m = C i so \times d V / d t$ 。4 路共模电流注入同一低侧参考地: $I c m t o t a l = 4 \times C i so \times d V / d t$ 。以 dV/dt = 10 kV/µs: $I c m = 4 \times 1 \times 1 0^{- 12} \times 1 0^{10} = 40 mA$ 。若低侧驱动参考地走线阻抗 Z = 50 Ω,则 Vnoise = 2 V,可能引发低侧 nFLT 误触。并联高边与低侧参考地必须星型连接,减小 Z。

7. Corner 分析

并联驱动的极端工况涉及温度、器件失效、和布局退化三类边界。

C1 — 高温 125°C VTH 负温度系数加剧动态不均 — SiC MOSFET VTH 随温度降低(−5 to −10 mV/°C 为 SiC 典型范围；SCT3080AL 具体曲线欠 datasheet 核)。125°C 时 VTH 比 25°C 低约 0.5–1.0 V。若 4 个模块初始 VTH 散差 0.2 V,高温下同一方向漂移(VTH 全体降低)后散差相对值不变,绝对动态不均与 gfs 在 125°C 下的值有关。SiC MOSFET gfs 随温度变化较 Si MOSFET 小(SiC 器件通识；SCT3080AL gfs-Tj 曲线欠 datasheet 精确核)。实际高温 corner:补充测量 4 通道 skew @ 125°C,若 skew 因热膨胀改变走线阻抗而恶化,需重测降额。

C2 — 一路模块故障退出(N−1 运行) — 若一个模块失效被切除(驱动器掉电/nFLT 锁定),剩余 N−1 = 3 个模块承担全部负载。以 Itotal = 77 A、3 模块:每模块 25.7 A,超过额定 20 A → 必须上层控制器降功率运行,把总电流限至 $3 \times 20/ (1 + X) \approx 57.7 A$ (bin 匹配 X=3.8%)。此 N−1 降额逻辑须在电机控制器 TCL 中硬编码(状态机检测 nFLT lock-out 数量 → 降电流给定)。

C3 — PCB busbar 寄生电感退化(连接器松脱/老化) — 长期振动后汇流排连接阻抗升高,等效 Lloop 增大。以 Lloop 从设计值 20 nH 恶化至 50 nH:VDS 过冲 $V s p ik e = L l oo p \times d i / d t = 50 \times 1 0^{- 9} \times 4 \times 1 0^{9} = 200 V$ ,总峰值 400 + 200 = 600 V,接近 SCT3080AL VDSS = 650 V(SSOT 确认，裕量 8%,过紧)。di/dt = 4 A/ns 为典型 SiC MOSFET 中速开关估算；精确值依 Rgoff 实测。并联模块汇流排 Lloop 必须计入生命周期连接退化 30–50% 恶化系数做 corner 核验。

核心要点

驱动是并联的编排层,器件物理和布局在 prereq 页,本页只管 N 开关如何被驱动。两架构选择归结为一条判据:单驱动扇出够用于模块内多 die(天然同步、便宜),多模块并联须每模块独立驱动(per-die 保护 + 主动均流 + 故障隔离)。

静态均流靠 bin 匹配( $Δ V T H \leq 0.2 V$ )压降额至 3.8%(gfs=3.8 S SSOT 基准);动态均流靠通道 skew ≤ 5 ns 控制。多模块故障协调时序预算(1688 ns < SCSOA 3 µs,裕量 44%)是并联系统的关键安全数字。

主动均流理论上可把不均再压一级,但带宽约束(< fsw/10)使其仅能改善静态/低频段,量产慎用。均流退化 X% 必须降额 1/(1+X),最终 N−1 运行场景须在控制器逻辑中硬编码。

缩写表

缩写	全称	中文
Rgcom	Common gate resistor	共同栅极电阻
Rgi	Individual gate resistor	独立栅极电阻
Vth	Threshold Voltage	阈值电压
gfs	Transconductance	跨导
DESAT	Desaturation detection	退饱和检测
nFLT	Fault output (active-low)	故障输出(低有效)
SOA	Safe Operating Area	安全工作区
skew	propagation delay mismatch	传播延迟失配
AGD	Active Gate Driver	主动栅极驱动器
bin	Sorted by parameter	按参数筛选分箱

8. 挑战题

q-parallel-driver-nflt-rc-budget: 4 模块 SiC 并联系统,每模块 UCC21750-Q1 独立驱动,nFLT 开漏 OR-tree 汇聚故障。工程师为抗噪在 OR 总线加 RC 滤波,RC = 800 ns。已知:tblank=1224 ns,tnFLT=100 ns,tOR=5 ns,tbcast=5 ns,tFAULT=50 ns,tSOFT=304 ns,SCT3080AL SCSOA=3000 ns。①计算加入 RC 后的故障协调总时间;②还有多少 SCSOA 裕量?③ RC 时间常数不超过多少时裕量仍 ≥ 20%?

参考答案:① t = 1224+10…

参考答案:① t = 1224+100+800+5+5+50+304 = 2488 ns;② 裕量=(3000-2488)/3000=17.1%,已低于通常 20% 工程下限;③ 要裕量 ≥20%,需 ttotal ≤ 2400 ns → RC ≤ 2400-1688 = 712 ns。RC = 800 ns 已越界,需降至 ≤ 710 ns 或去掉滤波改用硬件滞回。

q-parallel-driver-n1-derating: 4 模块 SCT3080AL 并联,bin 匹配 ΔVth=0.2 V,SSOT gfs=3.8 S,额定每模块 20 A。运行中一个模块驱动器 VCC 短路失效被 nFLT 永久锁定。①剩余 3 模块不降额时每模块电流是多少,超额定几 %?② 若继续运行,最高安全总电流是多少?③ 上层控制器需在多少时间内完成降额响应,才能保证不突破热余量(Tj 余量 69.2°C,Pcond 斜率 ≈ 0.108 W/A²)?

参考答案:① 不降额时 3 模块平分…

参考答案:① 不降额时 3 模块平分总 77 A → 每模块 25.7 A,超额定 28.5%;② 安全总电流 = 3×20/(1+0.038)≈ 57.8 A;③ Pcond 超额增量 ΔP=(25.7²-20²/2×...)实际计算:满功率每模块 27 W → 超额模块约 35.7 W → ΔTjc 增 +(35.7-27)×0.86=7.5°C;余量 69.2-7.5=61.7°C 仍有余量,但 3 模块各超额 28.5% 时若累计热也会收窄——控制器须在 FTTI 量级(<10 ms)内降功率给定至 57.8 A,热惯性(Zth 数十毫秒)提供短暂缓冲。

Cross-references

← 索引
SiC MOSFET 并联设计 — 器件物理 + 对称布局 + Rgcom/Rgi 栅极网络(本页 prereq,不重复)
SiC 并联 + SC 时序工程化 — 源极阻抗 + 传播延迟失配 + SC 时序预算
驱动-MCU 握手协议深度 — fault 汇聚/上报通路
DESAT 保护深度 — per-die vs 聚合保护
MOSFET SOA — 均流退化降额的边界