SiC 并联设计 + 短路保护时序预算工程化 — 1Ω source / Symmetric Layout / 250-500ns SC detection
本质与导读
本质 SiC 并联(2-4 颗扩流)的失败模式不同于单管:dynamic current sharing 不均会让一颗先击穿、雪崩带垮整组,靠 1Ω source 电阻 + symmetric PCB layout 压住;而 SiC 的 SCSOA 仅 2-4 μs(IGBT 8-10 μs),逼着短路保护从 detection 到 total shutdown 必须挤进 ≤1.5 μs 的硬窗口。
1. SiC 并联三大失败模式 + 关键阈值
SiC 模块并联(2-4 颗)是 EV 主驱 / 储能 / 牵引中扩流的标准做法,但并联失败模式完全不同于单管,一颗先饱和 / 击穿就会带垮整组。三大失败模式按时间窗口分类:
1.1 三大失败模式 + 阈值
三大失败模式按时间窗口分类(DC / switching 沿 / 寄生 ringing),每个都有量化阈值可以测出来。Tier-1 来料检验时按下表逐项 binning,缺一就上不了并联:
| 模式 | 时间窗口 | 物理机制 | 量化阈值 |
|---|---|---|---|
| Static mismatch | DC / 低频(< 1 kHz) | Vth 散布 / Rds(on) 散布 → 静态分流不均 | ΔVth < 0.3 V;ΔRds(on) < 10% |
| Dynamic mismatch | switching 沿(ns - μs) | ton / toff 散布 + gate loop L mismatch → 动态电流不均 | Δt_switch < 5 ns(SiC 80 V/ns 5 ns = 400 V 偏差) |
| 寄生 L mismatch | switching 沿 + EMI | source / drain 寄生 L 不对称 → ringing / 一颗先 turn-on | ΔL_source / ΔL_drain < 1 nH 每条支路 |
典型量产事故(EV 主驱 800V 4 颗并联):S1 颗 Vth 比 S2/S3/S4 低 0.4 V → DC 静态分流 S1 偏 12%,SS shoot-through 时 S1 先饱和 → 整组瞬态 1200A 击穿(单颗规格 450A)。
1.2 SCSOA — SiC 与 IGBT 的硬差异
短路 SOA(SCSOA) 是 SiC 设计最大约束之一,SiC ~ 2-4 μs vs IGBT 8-10 μs。这是 §3 时序预算的物理根源:
| 器件 | SCSOA(典型) | 含义 | 设计影响 |
|---|---|---|---|
| IGBT(英飞凌 FF600R12IE4) | 8-10 μs | Tj ramp 慢 / 体积大 | DESAT 1-2 μs 滤波余量大 |
| SiC MOSFET(Wolfspeed C3M) | 2-4 μs | Tj ramp 极快 / die 小 | DESAT 200-500 ns 必快 |
| SiC 1200V 模块(Wolfspeed CAB450M12XM3) | 3-5 μs | 多颗并联 + cooling | 整组 SC 必 ≤ 1.5 μs total |
第一性原理:SiC die 面积仅 IGBT 的 1/3 → 同等故障能量 → Tj 上升 3 倍快 → 必须 3 倍更快保护。
2. 1Ω source 电阻 + Symmetric PCB Layout
并联 SiC 静态 / 动态 mismatch 的两个核心 SM 是 1Ω 源极电阻 + symmetric PCB layout。两者必同时上,缺一个并联就失效。
2.1 1Ω 源极电阻 — dynamic current sharing
每颗 SiC 的 source 串联 1 Ω(每颗独立)— 实现负反馈式电流均流:
- 原理:若 S1 电流瞬态偏大 → S1 source 电压偏高 → S1 Vgs 偏小 → S1 慢一拍 turn-on → 电流回均
- 阻值:1 Ω 是 Wolfspeed 公开实测最优(< 0.5 Ω 反馈不够;> 2 Ω switching loss 增 30%)
- 功率:走主电流(source-degeneration)的阻值必为毫欧级才扛得住 100 A——取 2 mΩ,每颗 SiC 100 A 平均 → I²R = 100² × 0.002 = 20 W,必选 50 W 大功率 metal-clad 或散热 PCB plane(1 Ω 那一档只能落在 gate / Kelvin-source 回路里走 mA 级栅极电流,不在主电流路径)
- PCB layout:1Ω 电阻 物理放置 必近 source 端(< 5 mm),避免引入寄生 L
2.2 Symmetric PCB Layout — 寄生 L 对称
并联 N 颗 SiC 的关键 layout 准则:每颗到母线 / 到 gate driver / 到 source common 的 路径 物理对称:
- Gate loop:每颗 gate drive 走线长度 误差 < 5%(20 mm → 19-21 mm)
- Source common:N 颗 source 汇到同一 Kelvin point,用 PCB 铜片(不是细线)汇流
- Drain bus:母线 plane 设计,不留 cutout 缝隙
- Decoupling:每颗独立 Cgs damping cap(100 pF - 1 nF)+ Vbus side decoupling(电解 1000 μF + MLCC 1 μF × N)
反例(常见错误):4 颗并联 SiC 用 daisy-chain 串行 gate drive 走线 → 后面颗的 propagation delay 比前面颗 慢 8-12 ns → switching event 时电流不均 200-400 A → 一颗先 saturate。
2.3 Cgs damping cap 选型 — 100 pF - 1 nF + Lg
每颗 SiC 的 gate-source 间加 damping cap,抑制 gate loop L 与 Cgs 形成的谐振:
- 典型 Lg ~ 20 nH(PCB + IC package);Cgs ~ 1 nF(SiC 内部)
- 不加 cap → fres ~ 35 MHz → ringing 5-8 V → 寄生 turn-on 风险
- 加 100 pF damping → C_total = 1.1 nF,Lg 改良:轻微降 fres 到 33 MHz,主要靠 Q 因子 dampen
- 加 1 nF damping → C_total = 2 nF → fres = 25 MHz 显著降低 → 抑振有效但 turn-on 加 200 ns
- 平衡选 220 pF - 470 pF(实战 Wolfspeed 推荐窗口 100 pF - 1 nF 的中段)
2.4 开关时序失配(propagation delay)怎么治 — 动态均流的第二战场
静态均流靠 §2.1 的 1Ω source 负反馈 + Rds(on) binning 解决,但开关时序失配(switching timing mismatch)是并联动态均流的另一条独立战线:即便 N 颗 SiC 的 Rds(on) 完全一致,只要它们开通/关断的时刻差几 ns,switching 沿上的瞬态电流就会严重不均。注意这里的"时序"指各颗管子开关动作的相对时刻,与 §3 的短路保护时序预算是两码事。
时序失配有三个来源,每个对应一招治理:
- 器件本征 ton / toff 散布 — 同型号不同 die 的开关延迟天生有散布,来料按
Δt_switch < 5 nsbinning(见 §1.1 阈值)。代价很直观:SiC 沿率约 80 V/ns,5 ns 偏差即 400 V 量级的 Vds 瞬态偏差,折算 200-400 A 电流不均。 - gate driver 传播延迟(propagation delay)失配 — propagation delay 指驱动信号从 driver 输入到 SiC 栅极真正动作之间的延迟;多颗并联若混用不同 driver 或走线不对称,跨颗 propagation delay 失配会直接平移开关时刻。对策:跨 driver 传播延迟失配控 < 5 ns,严禁 §2.2 的 daisy-chain 串行走线(后颗慢 8-12 ns 就是典型反例),改星形对称分发。详见 Driver Propagation Delay Matching。
- gate loop 寄生 L 不对称 — 各颗 gate loop 电感不等会改变各自 Vgs 的上升斜率,等效成开关时序漂移;用 §2.2 的 symmetric layout 压对称性,再靠 §2.1 的 1Ω source 负反馈兜底——电流偏大的那颗会被自动拉慢,对动态不均同样 self-correcting。
一句话收口:Rds(on) 失配治静态(器件 binning + 1Ω source),开关时序失配治动态(propagation delay matching + symmetric layout + 1Ω source 负反馈);两条线必须同时拉满,缺一颗就先饱和、带垮整组。
3. 短路保护时序预算分解
SiC SC 保护时间预算被 SCSOA 2-4 μs 死死压住,总时间 ≤ 1.5 μs 是工程铁律,内部三段必精确分配:
3.1 三段时间分配
下表是 Wolfspeed 公开推荐 + 行业实测 共识:
| 阶段 | 时长 | 占比 | 决定因素 |
|---|---|---|---|
| DESAT detection(从 VCE 拉高到 driver 内部 flag) | 250-500 ns | 17-33% | DESAT blank time(过 switching ringing)+ comparator delay |
| Soft turn-off / Active shutdown | 400-1500 ns | 27-100% | gate 放电速率 + Vge 摆幅 + clamp current |
| Total(从 fault 到 Vge < Vth) | ≤ 1.5 μs | 100% | SCSOA 2-4 μs:余量随 SCSOA 端而变,worst-case 2 μs 仅留 ~25%(best-case 4 μs 才 ~62%)— 按 2 μs 死压设计 |
关键平衡:
- detect 越快 越能少占预算,但 太快(< 200 ns)易被 switching ringing 误触发
- shutdown 越快 越能少占预算,但 太快(> 5 V/ns 关断速率)→ 寄生 L × dI/dt 飞越 VCE 过冲 → die 击穿
3.2 Worked example — ADuM4177 + CAB450M12XM3 destructive 测试
Wolfspeed 公开测试:ADuM4177 driver + CAB450M12XM3 模块(1200V / 450A)+ Vbus = 800V,人为短路:
| 时间 | 事件 |
|---|---|
| t = 0 | shoot-through 故障启动,VCE 开始上拉 |
| t = 250 ns | VCE 达 DESAT 阈值 8 V |
| t = 550 ns | ADuM4177 内部 DESAT flag confirm(过 250-300 ns 滤波) |
| t = 550 + 360 ns = 910 ns | gate driver soft turn-off 完成 Vge → -4V |
| t = ~1.0 μs | IC 降到 100 A 以下 |
| 总 | 1.0 μs ≤ 1.5 μs budget ★ |
关键观察:ADuM4177 的 360 ns shutdown 是软关(不是硬关),避免了 VCE 过冲 — 实测 VCE peak 1100 V(< 1200V 额定),通过。
3.3 SC 保护链与 6 厂 driver 横评的对应
6 厂车规 driver 横评 §5 中 DESAT 滤波时间数据再回看,放到 ≤ 1.5 μs 总预算下:
| Driver | DESAT detect | soft-off | total | SiC 模块 SC 是否 ok |
|---|---|---|---|---|
| TI UCC21750-Q1 | 200 ns | 400-600 ns | 600-800 ns ★ | ✓ 余量大 |
| Infineon 1EDI3040AS | 可调 250-500 ns | 可调 400-1500 ns | 650-2000 ns | ✓(参数选好) |
| ADI ADuM4137 | 314 ns masking | 200 ns | 514 ns ★ | ✓ |
| ADuM4177(本测试) | 250-300 ns | 360 ns | 610 ns ★ | ✓(本节实测) |
| Rohm BM61S41 | typical 200-400 ns | 200-500 ns | 400-900 ns | ✓ |
| Onsemi NCV57000 | DESAT + soft-off | 400-800 ns | < 1.2 μs | ✓ |
| Toshiba TLP5774 | 无 DESAT | n/a | 必外置 | ✗ SC 保护需外做 |
结论:Toshiba TLP5774 在 SiC 并联场景不能直接做主驱 driver,必须外置 DESAT + comparator,工时 +1-2 周。
4. 4 大并联避坑
每个坑都出过真实事故,前 2 条是 SiC 1200V/450A 模块并联失败的 70% 根因:
| # | 坑 | 真实后果 | 规避 |
|---|---|---|---|
| 1 | Daisy-chain gate drive 走线 | 4 颗 prop delay 偏 12 ns,switching 时电流不均 400A → S1 先饱和 | 每颗独立 gate driver buffer + 等长走线(±5%) |
| 2 | 省 1Ω source 电阻 节约成本 | 动态电流均流失效,实测最大 - 最小颗差 20%,寿命 -50% | 1 Ω metal-clad 是 SiC 并联标配,不能省 |
| 3 | Vbus 走线 不对称 | 4 颗 drain 到 + bus 距离 30/20/20/30 mm → 寄生 L 偏 5 nH → 一颗先 turn-on | drain bus 用 plane,N 颗对称分布 |
| 4 | DESAT 选 1 nF blanking cap(应 100 pF) | DESAT detect 慢 800 ns → 总 1.6 μs > 1.5 μs budget → SCSOA exceed → 模块击穿 | DESAT cap 严格按 datasheet 推荐(SiC 100 pF) |
缩写表
| 缩写 | 全称 |
|---|---|
| BJT | Bipolar Junction Transistor |
| CAB | Wolfspeed 模块系列前缀 |
| Cgs / Cgd | gate-source / gate-drain capacitance |
| C3M | Wolfspeed SiC MOSFET 离散件系列 |
| dI/dt | 电流变化率(A/ns) |
| dV/dt | 电压变化率(V/ns) |
| DESAT | Desaturation 短路保护 |
| EMI | Electromagnetic Interference |
| fres | resonant frequency |
| IGBT | Insulated Gate Bipolar Transistor |
| Lg | gate loop inductance(nH) |
| MOSFET | Metal Oxide Semiconductor FET |
| Q 因子 | quality factor(谐振阻尼度) |
| Rds(on) | drain-source on resistance |
| SC | Short-Circuit |
| SCSOA | Short-Circuit Safe Operating Area |
| SiC | Silicon Carbide |
| SM | Safety Mechanism |
| Tj | junction temperature(°C) |
| VCE | collector-emitter voltage |
| Vge_on / Vge_off | gate-emitter turn-on / turn-off voltage |
| Vth | threshold voltage |
核心要点
- 并联三大失败模式 static / dynamic / 寄生 mismatch — 量化阈值 ΔVth < 0.3V / ΔRds(on) < 10% / Δt_switch < 5 ns / ΔL < 1 nH
- SCSOA 是 SiC 设计最硬约束 — 2-4 μs(IGBT 的 1/3),die 面积 1/3 → Tj ramp 3 倍快
- 1 Ω source 电阻 + symmetric layout 是并联 SiC 双 SM,缺一不可 — 1Ω 是 Wolfspeed 实测最优,功率 ≥ 50W
- SC 时序预算 ≤ 1.5 μs total — DESAT detect 250-500 ns + soft-off 400-1500 ns,余量须按 worst-case SCSOA 2 μs 算 = 仅 ~25%(4 μs best-case 才 ~62%)
- ADuM4177 + CAB450M12XM3 worked:550 ns detect + 360 ns shutdown = 910 ns total,实测 VCE peak 1100V 通过
- Cgs damping cap 220-470 pF 是 100 pF - 1 nF 推荐窗口的中段,平衡抑振与 turn-on 速度
- 6 厂 driver 对照 — Toshiba TLP5774 无 DESAT 集成,SiC 并联场景不能直接用
- 4 大并联避坑 — daisy-chain gate / 省 1Ω / Vbus 不对称 / DESAT cap 选错(1 nF vs 100 pF)
- 典型工时 — 并联 + SC timing 设计 ~2-3 周(分析 → layout → demo → destructive)
Engineering Objects
failure_modes_3parallel(static / dynamic / 寄生 mismatch 三大失败模式)sm_1ohm_source_symmetric(1Ω source 电阻 + symmetric layout 双 SM)budget_sc_timing_1500ns(SC 总时序预算 ≤ 1.5 μs)worked_adum4177_cab450(ADuM4177 + CAB450M12XM3 destructive 测试 worked)
Cross-references
- ← 索引
- Driver Protection 全栈 — driver 主线 hub(本页加并联 + SC timing 维度)
- 6 厂车规 driver IC 横评 — driver 横评(本页 §3.3 引用其 DESAT 数据)
- DESAT Protection — DESAT 单 driver 保护机制(本页是其并联 + 时序预算扩展)
- FTTI 时间预算分解 — 本页 §3 的 SC 预算从 FTTI=FDTI+FRTI 角度的方法学展开
- Miller Clamp — Miller Clamp 工作机制
- Driver PCB Kelvin — Kelvin source 单管 layout(本页扩到并联 N 管)
- Driver Vee Negative Bias — Vge 负压(并联各颗 Vge 必同步)
- Driver Propagation Delay Matching — propagation delay matching(并联场景核心)
- Isolated Amplifier Selection — 并联 SiC 电流采样(每颗独立 sense)
- 800V SiC 主驱全栈 — SiC 模块并联在主驱中的应用位置
来源:Wolfspeed Knowledge Center "Gate Drives and Gate Driving with SiC MOSFETs"(2021-10-19)— 本页 §3.2 destructive test worked + §2 1Ω source / symmetric layout / Cgs damping 数据 综合扩展;§3.1 时序预算分解 + §3.3 6 厂对照 + §4 避坑为本 wiki 独立补充。