SiC 并联设计 + 短路保护时序预算工程化 — 1Ω source / Symmetric Layout / 250-500ns SC detection

三大失败模式按时间窗口分类(DC / switching 沿 / 寄生 ringing),每个都有量化阈值可以测出来。Tier-1 来料检验时按下表逐项 binning,缺一就上不了并联:

典型量产事故(EV 主驱 800V 4 颗并联):S1 颗 Vth 比 S2/S3/S4 低 0.4 V → DC 静态分流 S1 偏 12%,SS shoot-through 时 S1 先饱和 → 整组瞬态 1200A 击穿(单颗规格 450A)。

短路 SOA(SCSOA) 是 SiC 设计最大约束之一,SiC ~ 1-3 μs(典型 ~2 μs)vs IGBT 5-10 μs(与 DESAT 保护深度 的 SCSOA 口径一致)。这是 §3 时序预算的物理根源:

第一性原理:SiC die 面积仅 IGBT 的 1/3 + gfs 更高(短路电流峰值更大)→ 同等故障时 Tj 上升约 3 倍快 → SCSOA 收窄到 ~2 μs 量级 → 必须约 3 倍更快保护。注意 ~2 μs 是 SiC 口径,绝非 IGBT 的 ~10 μs——这是本页 SC 预算被压到 ≤1.5 μs 的根因。

Wolfspeed 在该文中给的推荐是每颗 SiC 的 source 串 1 Ω,实现负反馈式动态均流:

• 原理:若 S1 电流瞬态偏大 → S1 source 电压偏高 → S1 Vgs 偏小 → S1 慢一拍 turn-on → 电流回均(dynamic sharing 负反馈)
• 位置 / 为什么是 1 Ω 不烧:这颗 1 Ω 落在 gate-Kelvin source 回路支路(driver 参考点经它接功率 source),走的是栅极驱动 / 开关瞬态电流(峰值几安、均值 mA),不在 100 A 主电流路径——若误放主路,I²R = 100² × 1 = 10 kW,物理不可能。所以它是小信号电阻,不是功率电阻;偏小反馈不足、偏大拖慢开关并抬导通损耗
• 配套(Wolfspeed 同段):每颗还要独立 gate 电阻 1-10 Ω,栅极严禁直接并联;无独立 Kelvin-source pin 时,改在 gate 与 gate 回路各加 ferrite bead 抑振
• 静态(DC)均流谁管:不是靠主路串大电阻(主路只能 mΩ 级且要付导通损耗),而是靠 SiC Rds(on) 正温度系数自均流(哪颗热哪颗电流下降,self-stabilizing)+ 来料 Vth / Rds(on) binning + symmetric layout
• PCB layout:1 Ω 电阻物理放置必近 source 端(< 5 mm),避免引入额外寄生 L

并联 N 颗 SiC 的关键 layout 准则:每颗到母线 / 到 gate driver / 到 source common 的 路径 物理对称:

• Gate loop:每颗 gate drive 走线长度 误差 < 5%(20 mm → 19-21 mm)
• Source common:N 颗 source 汇到同一 Kelvin point,用 PCB 铜片(不是细线)汇流
• Drain bus:母线 plane 设计,不留 cutout 缝隙
• Decoupling:每颗独立 Cgs damping cap(100 pF - 1 nF)+ Vbus side decoupling(电解 1000 μF + MLCC 1 μF × N)

反例(常见错误):4 颗并联 SiC 用 daisy-chain 串行 gate drive 走线 → 后面颗的 propagation delay 比前面颗 慢 8-12 ns → switching event 时电流不均 200-400 A → 一颗先 saturate。

每颗 SiC 的 gate-source 间加 damping cap,抑制 gate loop L 与 Cgs 形成的谐振:

• 典型 Lg ~ 20 nH(PCB + IC package);Cgs ~ 1 nF(SiC 内部)
• 不加 cap → fres ~ 35 MHz → ringing 5-8 V → 寄生 turn-on 风险
• 加 100 pF damping → C_total = 1.1 nF,Lg 改良:轻微降 fres 到 33 MHz,主要靠 Q 因子 dampen
• 加 1 nF damping → C_total = 2 nF → fres = 25 MHz 显著降低 → 抑振有效但 turn-on 加 200 ns
• 平衡选 220 pF - 470 pF(实战 Wolfspeed 推荐窗口 100 pF - 1 nF 的中段)

静态均流靠 §2.1 的 Rds(on) 正温度系数自均流 + 来料 binning 解决(1Ω source 负反馈主要治动态,不是治静态),但开关时序失配(switching timing mismatch)是并联动态均流的另一条独立战线:即便 N 颗 SiC 的 Rds(on) 完全一致,只要它们开通/关断的时刻差几 ns,switching 沿上的瞬态电流就会严重不均。注意这里的"时序"指各颗管子开关动作的相对时刻,与 §3 的短路保护时序预算是两码事。

时序失配有三个来源,每个对应一招治理:

• 器件本征 ton / toff 散布 — 同型号不同 die 的开关延迟天生有散布,来料按 Δt_switch < 5 ns binning(见 §1.1 阈值)。代价很直观:SiC 沿率约 80 V/ns,5 ns 偏差即 400 V 量级的 Vds 瞬态偏差,折算 200-400 A 电流不均。
• gate driver 传播延迟(propagation delay)失配 — propagation delay 指驱动信号从 driver 输入到 SiC 栅极真正动作之间的延迟;多颗并联若混用不同 driver 或走线不对称,跨颗 propagation delay 失配会直接平移开关时刻。对策:跨 driver 传播延迟失配控 < 5 ns,严禁 §2.2 的 daisy-chain 串行走线(后颗慢 8-12 ns 就是典型反例),改星形对称分发。详见 Driver Propagation Delay Matching。
• gate loop 寄生 L 不对称 — 各颗 gate loop 电感不等会改变各自 Vgs 的上升斜率,等效成开关时序漂移;用 §2.2 的 symmetric layout 压对称性,再靠 §2.1 的 1Ω source 负反馈兜底——电流偏大的那颗会被自动拉慢,对动态不均同样 self-correcting。

一句话收口:Rds(on) 失配治静态(器件 binning + Rds(on) 正温度系数自均流),开关时序失配治动态(propagation delay matching + symmetric layout + 1Ω source 负反馈);两条线必须同时拉满,缺一颗就先饱和、带垮整组。

下表是 Wolfspeed 公开推荐 + 行业实测 共识:

关键平衡:

• detect 越快 越能少占预算,但 太快(< 200 ns)易被 switching ringing 误触发
• shutdown 越快 越能少占预算,但 太快(> 5 V/ns 关断速率)→ 寄生 L × dI/dt 飞越 VDS 过冲 → die 击穿

端到端 worked design(真器件:ADI ADuM4177（30A 隔离 SiC 驱动,集成 DESAT drain-monitor + ASC）+ Wolfspeed CAB450M12XM3（1200V / 450A,RDS(on) 2.6 mΩ typ）+ Vbus = 800V),按 datasheet-typ DESAT / 软关时序推演人为短路响应:

关键观察:ADuM4177 的 360 ns shutdown 是软关(不是硬关),避免了 VDS 过冲 — 软关设计下 VDS peak ~1100 V(< 1200V 额定),通过。此例是 datasheet-typ 参数下的时序推演,非某篇公开 destructive test 的复刻;实做需按目标模块热角与 driver 实测滤波/软关时长回代校核。

6 厂车规 driver 横评 §5 中 DESAT 滤波时间数据再回看,放到 ≤ 1.5 μs 总预算下:

结论:Toshiba TLP5774 在 SiC 并联场景不能直接做主驱 driver,必须外置 DESAT + comparator,工时 +1-2 周。

低温下 SiC Vth 抬高且器件间散布放大(Vth 温度系数为负),同时 gate loop 振铃衰减更慢 → 开关沿的动态时序失配被放大、寄生 turn-on 风险升高;而 Rds(on) 在低温更低,正温度系数自均流对静态的帮助减弱。DV 必在 -40°C 做双脉冲,确认最坏 Vth 散布下各颗开关时刻差仍 < 5 ns、gate 振铃在 turn-on 窗内充分衰减。

高温满载时 SiC Rds(on) 正温度系数让静态电流自均流(哪颗热哪颗少分电流,self-stabilizing),这是并联 SiC 相对 IGBT 的天然优势;但开关时序失配是纯 layout / propagation delay 决定的,温度不会自纠 → 高温下动态不均反而更危险(叠加各 die 结温不均)。对策:每颗独立结温采样 + 对称散热,别指望正温度系数救动态均流。

并联组的 SC 窗口由 SCSOA 最短、且 propagation delay 最快先到 SCSOA 的那颗 die 决定,不是取平均。worst-case 取 SCSOA 2 μs + 跨颗 prop-delay spread(daisy-chain 反例达 8-12 ns)→ 保护链必须按"最先到 SCSOA 的 die"设计,总响应压进 ≤ 1.5 μs 才对全组都安全;若各颗 SCSOA / prop-delay 散布大,余量还要再留。