Rail 噪声→精度预算闭环深度 — 反向预算 / 三耦合路径 / PSRR 级联

正向"尽量滤干净"会过设计;反向从精度需求倒推,既不过也不欠。每条 rail 的噪声目标由它喂的负载决定:

• 正向(错) — "把所有 rail 滤到 μV":数字 rail 也配低噪 LDO = 浪费 BOM/效率/体积
• 反向(对) — 顶层精度(ADC 有效位、传感器精度、RF 灵敏度)→ 分摊到各 rail → 算出每条允许的噪声 → 噪声敏感 rail(ADC ref / 模拟 / 时钟 / RF)严控,数字 rail 放宽

数字 buck rail 纹波几十 mV 无所谓,但 ADC 基准 rail 多 1 mV 就吃掉一个 LSB——同一块板上各 rail 噪声预算差几个数量级,这正是 POL rail 分级(LDO vs buck)的依据。

rail 噪声不直接"是"误差,要经某条路径耦合进信号链:

• ADC 路径 — rail/基准上的纹波叠到 ADC 的基准电压或模拟输入上,直接变读数误差。量化:$N$-bit、基准 $Vref$ → $1\text{LSB}=Vref/2^N$;要误差 < 1 LSB,进基准/输入的噪声须 < 1 LSB(12-bit/5V → < ~1.22 mV;16-bit/5V → < ~76 μV,这就是 ADC ref 要超低噪 LDO 的原因)
• 时钟路径 — 供电噪声经振荡器/PLL 的 supply pushing(单位 ppm/V 或 Hz/V)调制振荡频率 → 相位噪声 / jitter。采样时钟 jitter 恶化高频 ADC 有效位,量化:${\text{SNR}}_{\text{jitter}}=-20\log (2\pi \cdot fin\cdot tjitter)$——输入越高频、信号斜率越大、孔径抖动误差越大,ps 级 jitter 在高 fin 下即吃几 bit ENOB
• RF 路径 — 开关电源的开关频率谐波 / spur 若落进收发器的 RX 频段,直接抬高本底 → desense(灵敏度恶化几 dB),GNSS/蜂窝/V2X 的弱信号首当其冲

三条路径决定了"噪声敏感"具体敏感在哪:ADC 看基准纹波、时钟看 supply pushing、RF 看 spur 频率。

把顶层精度指标一路分摊下来,算出每条 rail 的噪声上限:

• ADC rail — 从有效位需求(ENOB)定基准/输入允许噪声:目标 ENOB 对应的噪声底 → 减去 ADC 自身噪声 → 剩给 rail 的预算(均方根分摊)
• 传感器 rail — 从传感器精度(如电流采样 ±1%)反推其供电/基准允许的纹波,叠加运放 PSRR
• 时钟 rail — 从允许 jitter(或 ENOB 高频损失)经振荡器 pushing(ppm/V)反推供电允许纹波
• RF rail — 从允许 desense(如 < 0.5 dB)定 spur 在 RX 带的允许电平;近似 $\text{desense}\approx 10\log (1+Pspur/Nfloor)$——spur 比本底低 ~10 dB → desense ~0.4 dB,据此倒推 spur 允许电平
• 均方根分摊 — 各噪声源独立时按 RSS($\sqrt{\sum }$)合成,给每源留独立预算,别让单源吃满

输出是一张预算表:每条 rail 一行允许噪声 + 对应 filter/LDO 指标,可追溯、可验证(同 FMEDA 预算 的分摊思想)。

知道了 rail 允许噪声,就用 PSRR 级联反查器件够不够:switcher 出多少纹波、LDO 在该频点衰减多少、到负载剩多少。

• switcher 纹波 — buck 在开关频率 fsw 及谐波处的输出纹波(几 mVpp~几十 mVpp,由电感/电容/控制环定)
• LDO PSRR 衰减 — 后置 LDO 在 fsw 处的 PSRR(dB)把纹波衰减:输出纹波 = 输入纹波 − PSRR(dB);注意 PSRR 随频率掉——低频高(60–90 dB),到 MHz 常只剩 30–50 dB,所以LDO 的 fsw 处 PSRR 才是有效数(别用低频 PSRR 蒙)
• 级联:switcher(出纹波)+ LDO(后置衰减)+ 就近去耦(高频旁路)三级,把残留压到 rail 预算之下
• 设计点:把 buck 的 fsw 选在 LDO PSRR 还高的频段,或反过来选 fsw 处 PSRR 足够的 LDO

这把 LDO vs buck 选型 从"噪声小用 LDO"的定性,升到"在 fsw 处 PSRR 够不够"的定量。

开关电源的离散 spur(fsw 及谐波)是 RF/ADC 的具体威胁,管它有两条路:

• 挪频段 — 调 fsw 让谐波避开敏感频段(GNSS L1 1575 MHz、蜂窝带等);或用 fsw 同步避免拍频
• spread-spectrum(SSC) — 抖动 fsw 把 spur 能量摊到一个带里,峰值降几 dB——对宽带 EMI 限值(CISPR 25 peak)有效;但对窄带 RX 是双刃:总带内能量没少,反而可能把能量摊进 RX 带、且抖动引入额外低频纹波。RF 敏感系统慎用 SSC,优先挪频 + 滤波

取舍核心:SSC 优化的是发射峰值(对 CISPR 25),不是窄带抗扰;两个目标不一定同向。

噪声预算翻车几乎都在"用错 PSRR 频点"和"正向滤过头":

• 用 LDO 低频 PSRR 蒙 fsw — PSRR 随频率掉,必须用 fsw 处的 PSRR 算残留,低频值是误导
• 正向滤到最低 — 数字 rail 也上低噪 LDO = 浪费;按反向预算只严控噪声敏感 rail
• 忽略时钟 jitter 路径 — 只看 ADC 基准纹波,漏了供电 pushing → 采样时钟 jitter 恶化高频 ENOB
• SSC 当万能 — SSC 降发射峰值但不降窄带带内总能量,RF 敏感系统可能更糟
• 各源不做 RSS — 不按均方根分摊,单源吃满预算,叠起来超标

场景:整车相电流采样板,12-bit ADC,Vref = 5.000 V,500 kHz buck 实测输出纹波 30 mVpp → LDO → ADC ref。判断需要什么 PSRR 等级的 LDO。

三个边界最容易让反向预算核算失效:

• 16-bit ADC(µV 级)—— 谐波一跌即超标:1 LSB = 5000/65536 ≈ 76 µV,允许纹波 < 38 µVpp;60 dB LDO 在 fsw 处输出 0.030 mVpp(30 µVpp),余量仅 8 µVpp(20%);若 1 MHz 处 PSRR 跌至 45 dB → 输出 169 µVpp,超标 4.4×。须双级 LDO 串联或加 π 型 RC 滤波,在 fsw 及谐波处各提供额外 ≥ 20 dB 衰减,方能同时覆盖基频和谐波。
• RF 前端高频 DCDC 的"精准打击"谐波:RF 前端电源 IC 使用几百 MHz switcher,其低次谐波可直接落入 GNSS L1(1575.42 MHz)或蜂窝频段;spur 落点是硬约束,fsw 须在设计阶段锁定,确保前 5 次谐波全部避开敏感频点。常规 ECU 的 200 kHz–2 MHz switcher 谐波次数超千次、能量极小,但 500 kHz switcher 的 2/3 次谐波直接落在 AM 广播(530–1710 kHz)内——这正是 CISPR 25 AM 频段要求 30 dB 余量的原因。
• 高温下 PSRR 退化 5–10 dB:LDO 内部偏置随 Tj 漂移,Tj = 125 °C 时 PSRR 通常比 25 °C 差 5–10 dB;室温余量仅 5 dB 的选型在高温工况极可能超标。选型须以 125 °C 典型曲线为基准,不能用室温数据做最终决策。