Short Circuit Protection — 3 类短路 + 完整保护链

短路期间器件退饱和,承受近乎全母线电压,功耗为

以 VDC = 400 V、ISC = 450 A(6×Inom)为例,PSC = 400 × 450 = 180 kW——集中在一颗几十 mm² 的硅片上。短路持续 < 10 μs,远短于芯片到封装的热扩散时间常数(数百 μs),故热量几乎全留在 die 内,可用绝热近似:die 能吸收的能量受热容量限制,

其中硅比热 cSi = 700 J/(kg·K)、密度 2330 kg/m³。以一颗 650 V/75 A 级 die 估:有效面积 ~40 mm²、厚度 ~100 μm(TRENCHSTOP 5 薄晶圆)→ 体积 4 mm³ → mdie ≈ 9–10 mg(order-of-magnitude,真实值随工艺/面积浮动)。最大允许短路时间

代入 mdie = 10 mg、允许温升 ΔTj = 150 K(从室温到临界),Edie ≈ 1.0 J,tSC ≈ 1.0 J / 180 kW ≈ 5.4 μs——量级正确(数据手册规定的 10 μs 是在更保守的条件下、且 ISC 会随温升自限,实测偏长)。这个推导不是精确预测器,而是给出标度律:tSC 与 die 质量成正比、与 PSC 成反比。

同一条标度律解释 SiC 的劣势:SiC MOSFET 同功率等级下电流密度 Jmax 高 3–5×,故 die 面积更小 → mdie 更小 → Edie 更小(分子降);同时 SiC 短路电流 ISC 更大(8–15×Inom,沟道特性不同)→ PSC 更大(分母升)。分子分母同向恶化,tSC 缩短 3–4×,落到 3–5 μs。器件级根因详见 SiC MOSFET 短路能力。

数据手册的 SCWT 是在规定 Tj_start(常为 150 °C)下的单次上限,不能设计到贴边:器件老化(功率循环后 Rth 升 → 稳态 Tj 更高 → 等效 Tj_start 更高)、批次分散、多次连续短路都会啃掉裕量。工程惯例留 30–40% 余量,即保护链总响应 < 0.6 × SCSOA:Si IGBT < 6 μs,SiC MOSFET < 2 μs(极紧,这也是 SiC 必须用专用高速驱动 IC 的根因)。注意这个 0.6 是设计惯例而非 IEC 强制值。

DESAT 的核心矛盾:开通瞬间 VCE 尚未降到 VCEsat(电流还在从对侧续流二极管换流、拖尾还没散),此时若开检测就会误触发;所以要屏蔽一段 blanking time,过后才开窗。这段时间由外部消隐电容 Cblank 被 IC 内部电流源 ICHG 充到阈值 VDSTH 决定:

关键是用真规格而不是拍脑袋。TI ISO5852S-Q1 数据手册(SLLSEQ2A)实测:

• DESAT 阈值 VDSTH = 9 V typ(8.3 min / 9.5 max)——不是常被误记的 7 V 或 7.5 V
• 消隐电容充电电流 ICHG = 0.5 mA typ(0.42 min)——不是 1 mA
• 内部软关断把 OUTL 拉低历时 2 μs(tDS(10%) = 2 μs typ / 3.5 μs max);DESAT 毛刺滤波 tDS(GF) = 330 ns

于是消隐电容反解:目标 tblank ≈ 2.7 μs(Si IGBT 惯例 2–4 μs,须盖过开通瞬态)时,

选 150 pF(C0G/NP0);TI 参考波形用 220 pF(→ tblank ≈ 4 μs)。注意充电电流是内部电流源、与外部 Rdesat 无关,所以公式里没有 Rdesat——Rdesat 只在器件正常导通(二极管正向、把 DESAT 脚钳到 VCEsat+Vf)时限流,不参与消隐定时。这一点是 DESAT 设计最常见的概念错误。

上限约束:tblank 越长,真短路在无保护状态下的裸奔时间越长、热积累越多,炸管概率反而上升(见 §7 误区)。所以 tblank 要卡在"刚好盖过开通瞬态 + 小裕量",并与后续预算联立:tblank + 检测延迟 + 关断时间 < 0.6 × SCWT。

关断时电流在杂散电感 Lloop 上产生电压尖峰,叠加到母线:

单位是这里的陷阱。短路电流 ISC ≈ 450 A,若用正常关断电阻硬关,电流在几十~一百 ns 内被切断,di/dt 是 kA/μs 量级(即千安每微秒、10 的 9 次方 A/s),绝不是个位数 A/μs。一个好用的恒等式:Lloop 以 nH、di/dt 以 kA/μs 计时,Lloop·di/dt 直接得伏特(1 nH × 1 kA/μs = 1 V)。

用 IKW75N65EH5 数据手册的实测杂散电感 Lσ = 30 nH 和额定关断 tf = 41 ns 标定:硬关 450 A 的 di/dt ≈ 450 A / 90 ns ≈ 5 kA/μs,于是

已逼近 650 V 的 BVCES;而实际功率模块 / busbar 的回路电感常达 60–100 nH,同样 5 kA/μs 会砸出 300–500 V 尖峰,把母线顶到 700–900 V → 雪崩击穿炸管。这就是硬关短路电流的致命处。(与 topic-igbt §7 一致:硬关 di/dt ~3 kA/μs、软关 ~1 kA/μs。)

软关断的动作是把关断电阻从正常值(如 RGoff = 12 Ω)切到大电阻(如 100–220 Ω),让 VGE 缓慢跨过 Miller 平台,di/dt 随之降一个量级到 ~0.3–1 kA/μs:

两级关断(Two-Level Turn-Off)是更精细的版本,专治 type 2 的电流过冲:第一级先把 VGE 从 +15 V 钳到一个中间电平(约 +11~12 V,仍在 Miller 平台之上、沟道还导通),让 VCE 先受控爬升、把短路电流"软化"下来;第二级再完成到 0 V 的关断。好处是既压住 di/dt 尖峰,又避免单档大电阻把整个关断拖得过长而挤占 SCSOA 预算。ISO5852S-Q1 走的是内置软关断路线:DESAT 触发后把 OUTL 在 2 μs 内受控拉低(而非硬拉),等效于一个固定的慢关断斜率。

关键取舍:软关断不是把电流慢慢降到 0(450 A / 0.45 kA/μs = 1 μs 才降完,勉强够;若 di/dt 再低就超预算),而是要在 SCWT 结束前把 VGE 拉到 Vth 以下让沟道截流。斜率太慢→超时炸管,太快→尖峰击穿,两级关断就是在这两条边界之间找可行窗口。

翻遍 IKW75N65EH5 数据手册(v2.1),全文找不到 short-circuit withstand time / tSC / SCWT 任何规格。原因:TRENCHSTOP 5 High Speed 系列是为硬开关效率(PFC、太阳能、焊机、谐振)优化的,牺牲了短路耐量;它压根不保证能扛 10 μs 短路。把这类高速/高效 IGBT 用在短路是可信故障的电机主驱上,是选型错误——真短路第一次就炸,且无任何耐量余量给保护链。SC 可信的场合必须选明确标注 tSC 的 SC-rated 器件(如 Infineon TRENCHSTOP IGBT7 或标 SCWT 的系列)。下面的 SCSOA 预算按 SC-rated 650 V 器件的代表值 tSC = 10 μs @ Tj_start=150 °C 走,DESAT / 关断 / 尖峰设计则用 IKW75N65EH5 的真实电气参数(VCES=650 V、VCEsat、FWD trr、Lσ 都是实测锚点)。这个"数据手册里没有你以为一定有的那一行"本身,就是本页最值钱的 gotcha。

Type 1 短路,VGE = +15 V,ISC 由转移特性 IC ≈ gm·(VGE−Vth) 的饱和值定,Si IGBT 典型 4–6×Inom:

短路功耗 PSC = VDC × ISC = 400 × 450 = 180 kW(每颗管短路期间的瞬时功率)。降低 VGE 会降低 ISC(转移特性),这也是 type 2 要主动钳 VGE 的另一层理由。

按 SC-rated 器件 tSC = 10 μs @ 150 °C,保护链总响应须 < 0.6 × 10 = 6 μs。这 6 μs 要分给消隐 + 检测 + 关断三段,是后面每一步的硬预算。

FWD 反向恢复实测(IKW75N65EH5,VR=400 V,IF=75 A,diF/dt=1000 A/μs):trr = 92 ns @25 °C、123 ns @150 °C(远快于常被误估的 300–500 ns,因为是 RAPID 1 快软二极管)。开通瞬态 VCE 虚高主要由换流 + 拖尾决定,取 tblank ≈ 2.7 μs(盖过瞬态 + 裕量)。用 ISO5852S-Q1 真规格反解:

选 150 pF(C0G/NP0)。

正常导通时 VCEsat @75 A、175 °C = 1.95 V(typ),DESAT 检测裕量 = VDSTH − VCEsat = 9 − 1.95 ≈ 7 V,充足。短路时 VCE 跳到 ≈ 400 V,高压阻断二极管反偏、挡住这 400 V,DESAT 脚只由内部 ICHG = 0.5 mA 充电——所以流进 DESAT 脚的是 0.5 mA,不是"(400−9)/Rdesat 那几十 mA"(那是把二极管方向搞反的经典错误)。阻断二极管须:耐压 > BVCES(650 V,常用两颗串联或单颗 1 kV 快管)、trr < 100 ns(见 §8 误区 7);Rdesat 取几百 Ω 量级,只为正常导通时限流 + 抑制脚上瞬态。

DESAT 触发后 ISO5852S-Q1 在 2 μs 内软关断。设有效电流降历时 ~1 μs,则 di/dt ≈ 450 A / 1 μs = 0.45 kA/μs:

414 V < 650 V BVCES,安全(对照 §5.1:同样电流硬关 di/dt≈5 kA/μs → 550 V,贴边;换 80 nH 模块回路则硬关直接击穿)。实际尖峰还受吸收电路 / 有源钳位影响,量产须用 double-pulse 短路波形实测校准。

把上面各段拼进 6 μs 预算,逐行核对余量:

SCWT 强依赖 Tj_start——起始温度越高,能吸收的 ΔTj 越小、tSC 越短。SC-rated 器件常给一族曲线:Tj=25 °C 起始时 tSC 可 > 20 μs,而数据手册规定的 10 μs 是在最坏的 Tj_start=150 °C。设计必须按 150 °C 校验,因为最凶场景正是器件已稳态发热后突发短路(type 2)。IKW75N65EH5 的 Tvj,max = 175 °C(不是常被误记的 150 °C),但 SC 临界温度另有其值。

功率循环导致键合线疲劳、芯片-焊料界面退化 → Rth(j-c) 上升 → 同功耗下稳态 Tj 更高 → 等效 Tj_start 提升 → SCWT 缩短。这正是保护链要留 40% 裕量(0.6× 规则)的物理理由。SOA 须在 EOL 条件校验:通常要求 Rth(j-c) 劣化 20% 后仍满足保护链时序。

type 2 的电流不受转移特性限,以 di/dt = VDC/Lloop ≈ 13 kA/μs 暴涨,峰值可达 type 1 的 1.5–2×;叠加 Miller 顶高 VGE 的正反馈,若不主动钳 VGE 会 latch。实战后果:在贴近 0.6×SCWT 边界设计的 DESAT,type 1 测过不代表 type 2 的热历史 + 电流过冲最坏情况能过。type 2 必须单独用高 di/dt 短路测试验证。