SiC MOSFET 短路能力与失效模式 — SCWT 2～4 μs 是性能取舍，fail-to-open 是 SiC 专属

功率器件L1别名 SiC MOSFET 短路耐量 · SiC 短路能力 · SCWT · Short Circuit Withstand Time · 短路失效模式 · fail-to-short · fail-to-open · CoolSiC 短路 · 漂移区热集中 · 更新 2026-07-11

本质与导读

本质 SiC MOSFET 短路耐受时间只有 2～4 μs(IGBT 8～10 μs),不是缺陷而是把 $R D S (o n)$ 做到极致的必然代价——提升短路稳健性几乎都要牺牲导通电阻。短沟道高跨导让饱和电流冲到额定 10×、漂移区只有同级 IGBT 约 1/10 厚,热量挤在表面 2～3 μs 就见顶,所以系统侧必须靠快速检测+关断时序硬扛。

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1. 先破误区:SiC 不是"不能短路"

工程师常把"SiC 短路时间短"直接读成"SiC 有短路硬缺陷",这是把性能定位误当成质量缺陷。先看一组行业常见数据,再看为什么"短"恰恰是设计选择的结果。

短路耐受时间(SCWT,Short Circuit Withstand Time)是器件在直流母线全压加身、同时流过大电流的极端工况下,从短路发生到必须安全关断之前能撑住的时间。下面是工业级器件的典型量级。

器件类型	典型 SCWT	数据手册是否标称
常规工业级 IGBT	8～10 μs	普遍标称
普通 SiC MOSFET	多数厂家不标	仅 Infineon 等少数标称 2～4 μs
Infineon CoolSiC G1 单管	3 μs	标称(如 IMZA120R030M1H 数据手册)
Infineon CoolSiC G2 单管	2 μs	标称

"短"不等于"先天残疾",有三条事实支撑这一点。第一,并非所有 IGBT 都有短路能力:专为高频开关设计的 IGBT(如 Infineon Trenchstop H5/F5/H7 系列)同样不具备短路耐受能力——可见短路能力是"为目标应用专门设计进去的",不是器件类别的天赋。第二,SiC MOSFET 可以通过特殊元胞结构设计把短路耐受能力提升到接近 IGBT 的水平。第三,绝大多数 SiC 的目标应用根本不需要长时短路耐受,几微秒已足够配合系统级保护完成关断。

更关键的是取舍的方向:提升短路能力在很大程度上是以牺牲导通电阻 $R D S (o n)$ 为代价实现的。元胞做得更"耐打"(限制饱和电流、增大热容)往往意味着更大的导通损耗。因此器件厂商必须在"短路稳健性"与"导通损耗"之间做严格权衡;而且一旦在数据手册里标定了短路时间,就必须全流程管控量产一致性——这也是为什么多数厂家干脆不标。

2. 为什么 SiC MOSFET 短路耐量天生偏弱

SiC 之所以能做到超低 $R D S (o n)$ 、高频、高耐压,靠的是薄漂移区 + 小芯片 + 短沟道这一组激进设计;而短路工况下,正是这三点反过来让它温升极快。下面逐一拆解,它们最终叠加成"SiC 短路温升速度比 IGBT 快近一个数量级"。

2.1 短沟道(高跨导):短路电流冲到额定 10×

短路时器件两端是母线全压、电流由回路阻抗和器件输出特性决定,所以饱和电流越高,瞬时功耗越大。这正是 SiC 与 IGBT 的第一处分野。

IGBT 进入短路状态后,工作点落在输出特性曲线后半段的平坦饱和区,短路电流基本保持不变,约为额定电流的 4～6 倍。SiC MOSFET 为实现超低导通电阻往往采用短沟道设计,带来高跨导 / 高饱和电流密度(gfs) —— 短路饱和电流的绝对高度因此冲到额定的约 10 倍;而饱和区电流仍随 $V D S$ 持续上升而不饱和,主因是沟道长度调制 λ(与母页 SiC 器件总论 §6.4 一致:λ 决定高 $V D S$ 下电流会不会继续被漏压顶上去;高温跨导 Kpsat(Tj) 只随结温变化、决定高温下还能拉出多大短路电流,并非 $V D S$ 轴上升的成因),DIBL(漏致势垒降低,本质是亚阈值/关断态效应)只是次要因素。同样额定的器件,短路瞬间 SiC 灌进的电流就比 IGBT 高出一截,功耗起点更高。

英飞凌给出的输出特性曲线印证了这一点——SiC 饱和电流随母线电压一路爬到约 10×Inom 而不饱和,IGBT 在约 4×Inom 处进入平坦饱和区。

SiC vs IGBT 输出特性 — SiC MOSFET 饱和电流随 Vds 升至约 10×Inom 不饱和(红箭头),IGBT 在约 4×Inom 进入平坦饱和区(黄箭头);左下角标注线性工作区与退饱和拐点(英飞凌)

2.2 漂移区仅 IGBT 的约 1/10:热量挤在芯片表面

电流灌进来后,热量产生在哪、能不能被体材料"摊开吸收",决定了峰值结温有多高、多快到顶。这是 SiC 与 IGBT 的第二处、也是最根本的分野。

IGBT 的热量分布在器件体区(漂移区较厚),峰值温度更低、厚体材料的热容可以被有效利用,相当于有一个"大热水池"缓冲。SiC MOSFET 的漂移区厚度仅有同规格 IGBT 的约 1/10,短路时巨大的功耗高度集中在芯片表面、栅氧化层、顶层金属这一薄层里,几乎没有体材料帮忙吸热——2～3 μs 内温度就冲到峰值,且峰值温度大大高于 IGBT。这个"薄层 + 高峰温"是 SiC 短路时间短、且失效凶险的物理核心(也直接催生 §4 的 fail-to-open 模式)。

对比短路后的温度分布最直观:IGBT 短路 10 μs 后峰值温度位于体区(base)深处、有厚体材料缓冲;SiC MOSFET 短路 3 μs 后峰值温度紧贴正面金属(front-side metal),背面几乎不参与散热。

短路后温度分布对比 — 左:IGBT after 10μs SC,峰温位于 base 深处(active base width 宽、热容可用);右:SiC-MOSFET after 3μs SC,峰温紧贴 front-side metal、靠近 source,backside not of interest(英飞凌)

2.3 芯片面积更小:电流密度更高

在同样的电流等级下,SiC 芯片面积远小于 IGBT——这是 SiC 低成本/高功率密度的卖点,但在短路下成了第三个加速因素。

相同电流挤进更小的芯片面积,电流密度更高、热量更集中,进一步抬高局部温升速度。三者叠加(电流更高 + 热容更小更浅 + 面积更小)就是 SiC 短路温升比 IGBT 快近一个数量级的完整原因。可以把它压成一句工程直觉:SiC 为了极致的导通性能,在一定程度上"用短路能力换了导通损耗与功率密度"。

下图把三个根因如何汇流成"SCWT 2～4 μs"画在一起。

SiC 短路耐量偏弱的三个结构根因 — 短沟道高 gfs 使短路电流冲到 10×(IGBT 4-6× 平坦)、漂移区仅 1/10 使热挤在芯片表面 2-3μs 见峰、芯片面积更小电流密度更高,三者叠加成温升快近一个数量级 → SCWT 2-4μs(IGBT 8-10μs)

3. SiC MOSFET 的短路过程

理解了"为什么短"之后,看一次完整短路事件在时间轴上发生了什么——这决定了保护窗口落在哪、以及关断后是否就安全。短路过程大致分三个阶段。

第一阶段:漏极电流迅速上升,很快到达峰值。 这一阶段的峰值高低强烈依赖封装的 source 杂散电感。4 脚 TO-247(带 Kelvin source) 驱动回路杂散电感小, $V GS$ 几乎不受功率回路 $d i / d t$ 干扰,电流上升得更快、峰值电流很高(可超过 300 A)。3 脚 TO-247 的 source 引脚串在功率主回路里,短路 $d i / d t$ 在这段 source 电感上产生的瞬时压降会反向叠加到 $V GS$ 上,形成负反馈——降低了实际驱动电压、压低了开关速度,从而把电流上升的峰值压低。换句话说:Kelvin source 提升开关性能的代价,是短路峰值电流更高。

第二阶段:电流自峰值回落。 短路电流引起芯片结温迅速上升,沟道载流子迁移率 $μ_{n}$ 随温度升高而下降,同时叠加 JFET 效应(JFET 区耗尽变化进一步限流),两者使短路电流从峰值开始下降。注意:电流回落是"热致限流",不代表器件在变安全——此时结温还在往峰值爬。

第三阶段:关断,以及关断后的延迟失效风险。 短路工况结束、或系统检测到短路后关断器件。关键陷阱:即使器件在这一阶段成功关断,也不意味着就安全了——薄层里累积的热量可能在关断几 μs 之后才引发延迟失效(delayed failure)。因此设计的硬约束是:必须确保短路事件持续的时间与工况落在规格书或器件可承受的范围内(即落进 SCWT 窗口),而不是"只要关断成功就万事大吉"。

英飞凌的实测短路波形把三阶段标得很清楚(800 V 母线、 $V GS$ -5/15 V、3.5 μs 脉宽):①电流上升见峰(4 脚约 320 A,明显高于 3 脚)→ ②自热使 $μ_{n}$ 下降叠加 JFET 效应、电流自峰回落 → ③约 4 μs 处关断。

实测 SiC 短路波形 — 800V/-5..15V/3.5μs:TO-247 4脚(实线,峰值约 320A)vs 3脚(虚线,source 电感负反馈使峰值更低),阶段①②③标注,中段标注"自热(μn)+ JFET 效应"使电流回落(英飞凌)

把上面实测的因果关系抽象成示意图,更便于一眼读出三阶段的 $I D$ 与 $T j$ 走向、以及 4 脚 vs 3 脚的峰值差异。

SiC 短路三阶段 — 阶段1 电流快速上升见峰(4脚 Kelvin>300A,3脚 source 电感负反馈压低峰值),阶段2 μn 降+JFET 效应使电流回落但 Tj 仍爬向峰值(2-3μs),阶段3 关断后仍可能因热累积延迟失效

4. SiC MOSFET 的短路失效模式

短路事件里,母线高压与大电流同时加在器件上,产生极高的功耗与热应力,热失效是限制短路承受能力的关键因素。一旦超出耐受,SiC 会以两种截然不同的方式失效——一种和 IGBT 共有,一种是 SiC 专属,二者的外在表征和系统后果完全不同。

4.1 Fail-to-short(失效后短路):两者共有

Fail-to-short 即"失效后短路",是 SiC MOSFET 和 IGBT 共有的失效模式。出现这种失效时,往往表征器件已经热失控(thermal runaway)——巨大的能量来不及耗散,常常直接把封装外壳炸开。系统视角看,器件变成一条低阻通路,母线电流不再受控,后果取决于上游熔断/母线保护是否及时。热失控后的芯片往往留下大面积熔融烧蚀痕迹:

fail-to-short 失效芯片 — 短路热失控后芯片有源区大面积熔融烧蚀,巨大能量来不及耗散,常直接把封装外壳炸开(英飞凌)

4.2 Fail-to-open(失效后开路):SiC 专属

Fail-to-open 即"失效后开路",是 SiC MOSFET 特有的一种失效模式。在这种模式下,器件表现出栅源短路、但漏源开路的特性——即器件仍能承受母线电压、二极管特性也完好,从外部看"像是断开了"。

它的成因直接来自 §2.2 的"热量集中在芯片表面"这一物理:SiC 短路时能量高度集中于芯片表面薄层,过高的温度使顶层金属(top metal)熔化,熔融金属要么直接桥接 gate runner 与源极金属,要么渗入栅氧裂纹中,最终造成栅源短路。栅源被短到一起后栅控失效,但漏源之间结构仍完好,于是呈现"栅源短、漏源开"的奇特组合。失效芯片的显微照片能看到芯片边角处顶层金属在 gate runner 与源极金属之间被熔融桥接(红箭头处):

fail-to-open 微观证据 — SiC 芯片边角显微照,红箭头指向 gate runner 与源极金属间被熔融顶层金属桥接处,造成栅源短路而漏源结构仍能阻断母线电压(英飞凌)

这一对比对系统设计的意义在于:fail-to-short 是"炸开、热失控"的显性灾难,fail-to-open 则可能是"安静地坏掉"——器件看似还能承压,但已不可控,诊断时要靠"栅源短路 + 漏源仍能阻断"这一签名来识别。下图把两种模式的机理、表征与系统后果并排画出。

两种短路失效模式 — fail-to-short(SiC+IGBT 共有):热失控→能量炸开封装,器件变低阻通路;fail-to-open(SiC 专属):芯片表面顶层金属熔化→桥接 gate runner 与源极金属/渗入栅氧裂纹→栅源短路但漏源仍能阻断母线电压

5. 英飞凌 CoolSiC 做到了什么水平

把"取舍"做到既好用又可靠,落到产品上有可量化的指标。针对工业与车载等高可靠场景,Infineon 通过器件元胞结构优化 + 严苛测试给出了明确的短路规格。

维度	CoolSiC 实现
G1 单管标称 SCWT	3 μs
G2 单管标称 SCWT	2 μs
出厂测试	100% 封装级短路测试(逐颗)
目标	每一颗性能达标、一致性可控

这里有两点值得记住。其一,标称即承诺:敢在手册里写 SCWT,就意味着要为这个数字做 100% 逐颗封装级短路测试来保证一致性(呼应 §1 "标了就必须管控量产一致性")。其二,G2 比 G1 的 SCWT 数字更短(2 μs vs 3 μs)不是退步——新一代把 $R D S (o n)$ 进一步压低,短路稳健性按 §1 的取舍关系相应让出一点,这是"导通损耗与短路 robustness 平衡"的主动选择,而非可靠性下降。

与本 wiki 既有数字的对账本页…

与本 wiki 既有数字的对账 本页 2～4 μs 的范围指的是 Infineon CoolSiC G1/G2 单管单脉冲标称值(G2=2 μs / G1=3 μs / 允许约 ±1 μs 测试条件余量),口径较窄。跨厂商通用范围见短路保护 §2.2:SiC 一般 3～5 μs(热缩放推导);SiC 器件总论 §6 给出代际视角(Gen3 约 2～5 μs)。三者并存且互洽——本页是单厂商具体标称,短路保护页是跨厂商设计输入,器件总论页是纵向代际。引用时务必说明口径(厂商/代际/单管 vs 模块/测试条件)。

6. 工程结论:系统级保护优先于器件长耐量

把前五节收敛成可执行的设计取向。核心是别在"器件能扛多久"上钻牛角尖,而要把短路当成一个系统级的检测—响应问题来设计。

短路耐受时间短,不是 SiC 的缺陷,而是性能取舍(极致 $R D S (o n)$ )与应用定位共同决定的结果。
Infineon CoolSiC 已通过结构设计优化与测试验证,实现 2～3 μs 稳定短路能力,并以 100% 封装级测试保证一致性。
实际应用应优先系统级短路响应与保护(快速 DESAT/退饱和检测 + soft turn-off,把整链时间压进 SCWT 窗口),而非一味追求器件长时短路耐受——这也是栅驱保护链与 SiC 并联与短路时序的工程落点(检测 250～500 ns + soft-off → 整链 ≤ 1.5 μs,在 2～4 μs SCSOA 里留足余量)。
导通电阻与短路 robustness 的平衡,做出既好用、又可靠的器件,是这条产品线一贯的取向;选型时要把 SCWT 当成"和 $R D S (o n)$ 绑定的一组参数"一起读,而不是孤立指标。

7. 时序预算 Worked Design — UCC21750-Q1 + Wolfspeed CAB011M12FM3

保护链时序预算是把 SCWT/SCSOA 转换成可执行设计参数的核心环节。这里以 Wolfspeed CAB011M12FM3(1200 V/11 mΩ SiC 功率模块)+ UCC21750-Q1 栅极驱动器为目标器件,演示 G1 与 G2 两档 SCSOA 下的 Cblank 选取差异。

预算方程

t c l e a r = t b l ank + tp r o p + tS T O \leq S C S O A

t b l ank = t L E B + C b l ank \cdot V t h / I c h g

参数	值	来源
tLEB	200 ns	UCC21750-Q1 数据手册
Vth(typ)	9.15 V	UCC21750-Q1 DESAT 阈值典型值
Ichg	500 µA	UCC21750-Q1 DESAT 充电电流
tprop	300 ns	UCC21750-Q1 传播延迟
ISTO	400 mA	UCC21750-Q1 软关断电流
QG(模块)	324 nC	Wolfspeed CAB011M12FM3

先算软关断耗时： $tS T O = QG / I S T O = 324 nC /400 mA = 810 ns$ 。

G1 vs G2 对比

参数	G1(SCSOA=3 µs)	G2(SCSOA=2 µs)
75% 预算上限(tclear)	2250 ns	1500 ns
剩余 tblank 上限	2250−300−810=1140 ns	1500−300−810=390 ns
Cblank 上限	(1140−200)×500 µA/9.15 V ≈ 51 pF → 47 pF	(390−200)×500 µA/9.15 V ≈ 10.4 pF → 10 pF
实际 tblank(选定 Cblank)	200+47 pF×9.15/500 µA=1060 ns	200+10 pF×9.15/500 µA=383 ns
tclear	1060+300+810=2170 ns	383+300+810=1493 ns
占 SCSOA%	72.3% ✓	74.7% ✓
虚假触发安全边距(tblank/tLEB)	5.3× ✓	1.9× ✗ 不足

关键发现:G2 的 10 pF Cblank 虽然 tclear 满足 75% SCSOA 规则,但 tblank 仅 383 ns(约为 tLEB=200 ns 的 1.9 倍),开关瞬间任何 DESAT 充电路径上的 di/dt 扰动都足以触发虚假保护。实际工程必须放宽到 33 pF(对应 tclear=1.9 µs,占 SCSOA 95%)并配合 Kelvin source 封装(降低充电路径上的 di/dt 干扰)+ 主动短路钳位(ASC)兜底。

与 topic-desat-prot…

与 topic-desat-protection SSOT 对齐 上述 33 pF@G2 即 DESAT 保护深展 §6 的参考设计(tblank=794 ns,tclear=1.90 µs,95.2% SCSOA)——本页直接复用,不重推;G1@47 pF 是本页新延伸,与 DESAT 页口径一致。

8. 典型陷阱

短路保护设计的常见高代价错误往往来自对 SCWT 口径的混用或对 SiC 新特性的认知缺失。以下七条陷阱各自独立且在实际项目中均有发生记录。

G1:引用 SCWT 不带测试条件 — SCWT 数字强依赖母线电压、初始 $T j$ 、VGS 偏置与单脉冲次数。同款 G1 器件在 $T j = 25^{\circ} C$ 可标 3 µs,在 $T j = 150^{\circ} C$ + 过压可能只有 1.5 µs。不带条件的"3 µs"跨设计团队流传后,保护链按 3 µs 留余量,热点工况下实际窗口不足 2 µs。

G2:G2 SCWT 短于 G1 被误读成退步 — G2 将 RDS(on) 进一步压低,代价是 SCSOA 从 3 µs 缩至 2 µs,这是制造商明确的性能权衡,与 §1 取舍框架一致。以"G2 短路能力倒退"为由拒绝 G2 是错误判断——应对的是把保护链时序从 2.1 µs 压到 1.5 µs 以下。

G3:把 IGBT 的 Cblank 直接用在 SiC 上 — IGBT SCSOA≈10 µs 时 Cblank 可用 100～470 pF(tblank 可达几 µs 仍有余量);SiC SCSOA=2 µs 下 tblank 预算只剩 383 ns(G2),Cblank 必须降到 10～33 pF。沿用 IGBT 板级 Cblank 会让 tdetect 直接超出 SCSOA,器件被杀前保护链根本没机会响应。

G4:fail-to-open 被误判为"器件已关断" — fail-to-open 状态下漏源仍能阻断母线电压,相位输出测量不到短路特征。驾驶员回退模式时如果保护判断依赖"相电流过大",fail-to-open 相位的电流反而是零,整个臂静默死掉、相位缺失不触发过流保护,诊断延迟数百毫秒。识别签名必须是"VGS 无控制响应 + 该相电流=0 + 对侧管 DESAT 正常"组合。

G5:Type II 短路比 Type I 更危险 — Type I 短路(硬短路,器件在关断状态下两端直接施加母线电压)发生在开通前;Type II(串扰/伴生管导通,器件已在导通状态下被迫进入短路)则在漏源已充电的同时叠加栅控开通,峰值短路电流更高、di/dt 更快、SCSOA 消耗更迅速。先调通 Type I 保护再放手 Type II 是工程上常见的进度陷阱。

G6:4 脚 Kelvin source 封装导致更高峰值短路电流 — Kelvin source 解耦了驱动回路与功率回路的 source 电感,消除了 §3 描述的 VGS 负反馈,因此短路第一阶段电流上升更快、峰值可超过 320 A(3 脚同款约 260 A)。DESAT blanking 时间若以 3 脚实测数据整定,切换到 4 脚封装后 tblank 期间的器件应力会超出预期。

G7:重复短路事件累积初始 Tj — SCWT 规格基于"初始 $T j = 25^{\circ} C$ ,单脉冲"。第一次短路关断后,若散热路径来不及将 $T j$ 拉回,第二次短路的起始结温可能已在 100～150 $^{\circ} C$ ,有效 SCSOA 缩短 30～50%。双路电机驱动故障叠加或连续 HV 绝缘故障时,此机制是器件第二次短路即失效的根因。

9. 工作极限

以下三个角落工况把多个不利因素叠加到同一事件,是 SCSOA 裕量最薄、保护链设计最容易踩的极限点。

C1:热起始 + 过压 — 系统持续满载后短路(Tj_start=150 $^{\circ} C$ )+母线过压(VDC=1.1×额定)同时发生:高起始温度使 SCWT 缩短约 30～40%,高母线电压使短路功耗按 $P = V D C \times I S C$ 线性增大。两者叠加时有效 SCSOA 可从额定 3 µs 跌至 1.5 µs,而保护链 tclear 若按额定工况整定为 2.1 µs 则已出界。设计规范应以 Tj_start=150 $^{\circ} C$ 、VDC=1.05×额定为最差角验证 tclear 仍有 10% 以上裕量。

C2:并联芯片 VGS(th) 失配 — 功率模块内多芯片并联时,若 VGS(th) 片间偏差达 ±200 mV(量产公差内),短路时阈值最低的芯片率先进入饱和区、承担更高电流份额——该芯片的有效结温更高、SCWT 更短,首先失效后电流重分配到其余芯片形成级联。级联速度通常在 200 ns 以内,DESAT 保护对整体漏极电压的感知无法区分"单芯片先失效"与"全模块正常短路",第一颗芯片失效到保护链完成响应之间存在 200～400 ns 盲区。

C3:前次短路微损伤致 SCWT 退化 — 在 SCWT 窗口边缘(如 2.8 µs,规格 3 µs)完成关断的"成功短路"可能在栅氧化层留下局部热应力累积和晶格损伤,尽管器件仍能通电工作。后续再次短路时这些预损伤使热失效阈值提前触发,有效 SCWT 降低至 1.5～2 µs。此退化路径在单次 SCSOA 内成功关断后隐性存在,无现场可测指标,只能通过记录历史短路事件次数并在超出设计阈值后强制报废器件来管控。

10. 图片来源与版权说明

本页除三张自绘 hand-SVG(根因汇流 / 短路三阶段示意 / 双失效模式)外,§2–§4 嵌入的五张实测/示意图片均取自英飞凌工业半导体公众号文章《英飞凌深度解析:CoolSiC™ MOSFET 短路能力与失效模式》(赵佳,2026-06-17,mp.weixin.qq.com/s/xjzOnW0Uca2JDRcNEAyG5w),版权归 Infineon Technologies。此处仅作个人学习与技术说明引用,非商业用途。

01-output-curve — SiC vs IGBT 输出特性(饱和电流 10× vs 4×)
02-temp-distribution — IGBT(10 μs)vs SiC(3 μs)短路后温度分布
03-sc-waveform — TO-247 4 脚/3 脚实测短路三阶段波形
04-fail-to-short — 热失控失效芯片照片
05-fail-to-open — 顶层金属熔化桥接 gate runner 与源极的显微照

缩写表

缩写	全称
SiC	Silicon Carbide(碳化硅)
IGBT	Insulated Gate Bipolar Transistor(绝缘栅双极晶体管)
SCWT	Short Circuit Withstand Time(短路耐受时间)
SCSOA	Short Circuit Safe Operating Area(短路安全工作区)
DIBL	Drain-Induced Barrier Lowering(漏致势垒降低效应)
JFET	Junction FET(此处指 SiC 元胞内的 JFET 区限流效应)
DESAT	Desaturation(退饱和短路检测)
FMEA	Failure Mode and Effects Analysis(失效模式与影响分析)
TO-247	一种三脚 / 四脚分立功率器件封装
Kelvin source	独立开尔文源极引脚(4 脚封装,隔离功率回路 di/dt)
G1 / G2	Infineon CoolSiC MOSFET 第一代 / 第二代
H5 / F5 / H7	Infineon Trenchstop 高频 IGBT 产品系列

核心要点

SiC SCWT 2～4 μs vs 工业 IGBT 8～10 μs:是取舍不是缺陷——提升短路能力几乎必然牺牲 $R D S (o n)$ ;标了 SCWT 就必须 100% 逐颗测试保一致性,这是多数厂家不标的原因。
三个结构根因叠加成"温升快近一个数量级":短沟道高跨导 gfs → 短路电流冲到额定 10×(IGBT 仅 4～6× 且平坦;DIBL 仅次要,见 §2.1);漂移区仅同级 IGBT 约 1/10 → 热挤在芯片表面/栅氧/顶层金属、2～3 μs 见峰温;芯片面积更小 → 电流密度更高。
短路三阶段:① 电流快速上升见峰(4 脚 Kelvin source 峰值可 >300 A,3 脚 source 电感对 $V GS$ 负反馈压低峰值)→ ② $μ_{n}$ 下降 + JFET 效应使电流自峰回落(但 $T j$ 仍在爬)→ ③ 关断;即使成功关断也可能因热累积在几 μs 后延迟失效。
两种失效模式:fail-to-short(热失控、能量炸封装,SiC/IGBT 共有);fail-to-open(SiC 专属——顶层金属熔化桥接 gate runner 与源极/渗入栅氧裂纹 → 栅源短路但漏源仍能阻断,"安静地坏掉")。fail-to-open 的根在 §2.2 的表面热集中。
Infineon CoolSiC:G1 单管 3 μs / G2 单管 2 μs(G2 更短是为更低 $R D S (o n)$ 的主动取舍,非退步)+ 出厂 100% 封装级短路测试。
设计取向:优先系统级检测—响应(整链 ≤ 1.5 μs 压进 SCSOA),把 SCWT 当成与 $R D S (o n)$ 绑定的一组参数读;别孤立追求器件长耐量。
引用 SCWT 数字必须带口径(单管 vs 模块、单脉冲、母线电压/ $V GS$ /初始 $T j$ 、代际),否则跨页对比会"看似矛盾"。

延伸阅读与新动态

Infineon CoolSiC G2 技术白皮书(2024)将 SCWT 从 G1 的 3 µs 收紧至 2 µs,并附上全系列 100% 封装级短路测试数据;阅读重点是"Element3"元胞结构如何在更低 RDS(on) 下维持短路一致性。IEC 60747-9:2019 第 6.3 节给出 SCSOA 的测试方法与判据(Type I / Type II 独立测试、VGS/VDC 组合矩阵);此标准也是厂商数据手册 SCWT 数字背后的隐含口径,引用前务必核对测试版本。Wolfspeed 应用笔记 AN-21-006《SiC Module Short Circuit Robustness》讨论了模块级 SCWT 与单管的差异,尤其是封装寄生与多芯片并联的影响——与本页 §7 worked design 的 CAB011M12FM3 案例直接对应。

Cross-references

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SiC 器件总论 — 本页是其 §6「短路耐量 SCWT 与 DESAT 保护」的器件物理深展;反向看 SCWT 在 SiC 全貌中的位置
SiC 并联与短路时序 — 系统侧执行:检测 250～500 ns + soft-off → 整链 ≤ 1.5 μs 的时序预算分解
栅极驱动保护链 — 上层时序设计:DESAT blanking、soft turn-off 如何落进 SCWT 窗口
DESAT 退饱和保护深展 — §7 worked design 的参数 SSOT 来源:UCC21750-Q1 参数/Cblank 选取/tclear 推导;G2 33 pF@95.2% SCSOA 方案在此详述
短路保护 — 三类短路、SCSOA 定义与系统防护策略(本页解释"为什么 SiC SCSOA 只有 2～4 μs")
MOSFET SOA 工程实战 — 短路热失效与线性区 Spirito 热集中的失效签名对比
瞬态热阻 Zth — 微秒级短路热尖峰与薄层热容的定量基础
失效模式综合速查表 — 速查 SiC 短路失效(fail-to-short / fail-to-open)在 FMEA 中的位置