PWM Spread Spectrum 深度 — 三角 / PRBS / EMI dB 收益

EV 主驱 PWM 频率典型 10-20 kHz (SiC) — 固定 $fs$ 的实际谐波分布是$fs,2f_s,3f_s,...$ 几个尖峰,前 3-5 个谐波在 CISPR 25 频段 (150 kHz-30 MHz) 内逐个超限。下图把"固定 fs vs spread spectrum"的频谱差异画清,以及调制方式的选择空间:

PWM 频谱本质是冲激响应:固定 $fs$ → δ(f - $nfs$) 序列,每个 δ 函数能量 = $En$。CISPR 25 测试用 9 kHz / 120 kHz 分辨率带宽 (RBW):

• 固定 $fs$ + RBW < 谐波宽度 → 能量全在 RBW 内 → 测得峰值 $En/RBW$
• Spread Spectrum 把第 $n$ 次谐波摊到带宽 $\Delta fn\approx n\cdot \Delta f$。摊薄只在 $\Delta fn>RBW$ 时发生:此时 RBW 只截 $RBW/\Delta fn$ 份(< 1)→ 峰值下降 $10\log (RBW/\Delta fn)$ dB;若 $\Delta fn<RBW$,整条扩频带落进一个 RBW 窗内,接收机当成一根线积分 → 几乎 0 dB。

数值计算:$fs=10$ kHz、±10% → 基波摊宽 $\Delta f1\approx 2$ kHz $<$ RBW 9 kHz → 基波处摊薄 ≈ 0 dB,收益要到高次谐波 $n\cdot \Delta f1>9$ kHz 才显现。取扩频带 $\Delta fn=30$ kHz、RBW = 9 kHz:$10\log (9/30)\approx -5.2$ dB 摊薄($n$ 越高、扩频带越宽,收益越大)。

实测:三角调制典型 -8 dB(150 kHz-30 MHz 段)/ PRBS -10 to -12 dB / Hopping -12+ dB。

固定 $fs$ 下 SVPWM T1/T2/T0 计算用Ts = 1/$fs$ 是常数。SS 下 Ts 变 → T1/T2/T0 也得每周期重新归一化:

否则相同的占空比指令在不同 $fs$ 下输出电压不同 → 转矩抖动。

控制环带宽(牵引 FOC 电流环典型 ~1-2 kHz):

• $fm<$ BW/3 ≈ 300-600 Hz → 安全(远离电流环带宽)
• $fm\approx 1-3$ kHz(落进/逼近电流环带宽)→ 风险

实战上 SS 调制频率故意拉到 1 kHz 以下确保不进电流环带宽。

下表把不同调制策略下的 EMI 收益与对应 CISPR 25 通过 margin 量化 — 没 SS 的设计典型只剩 0-3 dB 余量,温度/老化一拉就翻车,**SS 是把 margin 从"侥幸"变成"标配"**的最便宜手段:

实测核验:CISPR 25 暗室 1m 法测前后频谱对比,差值就是 SS 实际收益。Tesla / 比亚迪 / 大众都做这步。

下表是 2026 主流 EV 主驱 SS 实现方式:

SS 减峰 + Filter 减总能量,两者互补不替代:

• 只用 SS → 总能量不变,Filter 还得做 70%
• 只用 Filter → 峰值高,filter 体积涨 30-50%
• SS + Filter 组合 → filter 体积下降 20-30%(峰值低了 → 高频段不用那么强)

EV 主驱两者都上是标配,SS 是"免费 8 dB"(只增加 MCU 软件 + 调试时间)。

SS 实现失败往往不在算法,在控制环耦合 + 测量验证。下表 3 个工程师反复踩的坑:

50 kW SiC 主驱 (800 V / 600 A, fs0=10 kHz, FOC 电流环 BW=1.2 kHz) 达 CISPR 25 Class 5 的完整 SS 参数推导。

Step 1 — 调制深度。±10% 使基波带宽 $\Delta f1=2\times 0.10\times 10\text{kHz}=2\text{kHz}$。CISPR 25 低频段 RBW=9 kHz:

±10% 是甜区:基波处 $\Delta f1=2\text{kHz}<$ RBW 9 kHz → 无收益(0 dB),从 150 kHz 起才见效。

Step 2 — 调制频率。三约束:① $fm<\text{BW}/3=1.2/3=400\text{Hz}$;② 避开 DC 母线 LC 谐振 $fr=1/(2\pi \sqrt{LbusCbus})=1/(2\pi \sqrt{100\text{nH}\times 300\mu \text{F}})\approx 29\text{kHz}$(远高于 fm,天然满足);③ 避开听觉敏感带 1–3 kHz。取 $fm=150\text{Hz}$ (满足全部三条,Tmod=6.7 ms,每 SS 周期 67 个 PWM 周期)。

Step 3 — 调制方式。选三角调制(MCU 只需重写比较寄存器,实现简单),典型收益 −8 dB。高端方案换 PRBS 再得 2–4 dB。

Step 4 — 死区归一化。Ts 在 $[100\mu \text{s},91\mu \text{s}]$ 范围变化(±10%),死区 $td=300\text{ns}$:$td/Ts$ 从 0.30% 变到 0.33%,补偿误差 10%。每 PWM 中断从定时器读当前 Ts → T1/T2 → $T{1}^{\prime }=T1\cdot Tsnew/Tsold$,保持转矩恒准。

Step 5 — CISPR 25 margin 预计:无 SS 时 150 kHz 处设计 margin 0 dB;加三角 ±10% SS 后,150 kHz 处提升 5.2 dB,1 MHz 处提升 13.4 dB;弱点在低频段(150 kHz)约 5 dB margin。若 Class 5 限值紧,加 LC 滤波器(SS+filter 组合,filter 体积比纯 filter 小 20–30%)。

G1 — fm 落进电流环带宽 → 电流脉动失稳。SS 调制信号本质是在 fs 上叠加一个 fm 频率的频率偏移,等效为在 d/q 轴电压参考中注入 fm 频率扰动。当 $fm\approx$ 电流环 BW(1–2 kHz)时,电流环无法抑制 → 相电流出现 fm 频率低频谐波 → 转矩以 fm 脉动 → NVH 失败。根因:fm 不是"越低越好",而是必须满足 $fm<$ BW/3;BW/3 是控制环对周期性扰动衰减 −20 dB 的保守边界。

G2 — T1/T2 不归一化 → 转矩抖动。SS 使 Ts 每个 PWM 周期都变。若 FOC 电流控制器输出 D=0.6 但用旧的 Ts 折算 T1:$T1=D\times Tsold=60\mu \text{s}$,而实际当前 $Tsnew=91\mu \text{s}$ → 实际占空比 $60/91=0.659$,比命令高 10% → 输出电压偏高 → 电流误差 → 转矩纹波。根因:每个 PWM 中断必须先读当前 Ts(从定时器寄存器)再做 T1/T2 计算,不能用常数 Ts。

G3 — 调制深度 > 15% → 死区补偿误差积累 → 低次谐波。死区时间 td 固定,但 Ts 变化 15% 意味着 $td/Ts$ 在 ±15% 范围变化。死区补偿算法通常假设固定 $td/Ts$ → 补偿量与实际需要量偏差最大 15% → 补偿后仍残留 $3f_s/5f_s$ 次谐波,相电流 THD 上升。±5–10% 调制深度范围内此误差 ≤3%,通常可接受。

G4 — SS + filter 二选一,不做组合 → filter 体积翻倍。只上 SS 不加 filter:SS 减峰 8–12 dB,但总能量不变,高频传导发射总宽带能量仍超 Class 5 → filter 仍要全额设计。只上 filter 不做 SS:峰值高 → 需要深衰减 → 滤波器截止频率低 → 电感电容体积大 30–50%。二者组合:SS 把峰降 8–12 dB → filter 衰减量需求减少 → 体积小 20–30%。

G5 — 低次谐波处 SS 无效(Δf < RBW),误以为 SS 已解决。$fs=10\text{kHz}$,±10% → $\Delta f1=2\text{kHz}<$ RBW 9 kHz → 基波处摊薄 0 dB。若 CISPR 25 超限点恰好在基波或 2–3 次谐波(20–30 kHz 段),SS 无效。误判:工程师以为 SS 已上,EMI 过了;实际该段收益接近 0,filter 不够用。正确排查:用 EMI 接收机逐频点对比有无 SS 的频谱,确认超限频率 n 对应的 $\Delta fn=n\times 2\text{kHz}$ 是否 > RBW。

G6 — 多轴 SS 相位不同步 → 共模电流叠加。EV 前后双电机共用 HV 母线,各自 MCU 独立 SS 时钟 → SS 调制相位随机 → 两台逆变器的相电流纹波在共 DC 母线处相位无规律叠加。运气不好时同相叠加:共模电流峰值 2×,母线电压纹波 2×,EMI 恶化。正确方案:VCU 下发同步 SS 主时钟,各轴 MCU 只做相位对齐。

G7 — SS 参数无低温验证 → −40°C 量产超标。MCU 振荡器频率温度系数 ±50–100 ppm/°C,−40°C 到 +25°C 差 65°C → fm 偏移 ±0.65%:$fm=200\text{Hz}$ 变到 198.7 Hz,影响极小,但调制深度 Δf 由 MCU PWM 计数器分辨率决定,低温下晶振频率偏低 → 计数分辨率变化 → 实际 Δf 比标称小 1–2%,150 kHz 处 SS 收益少 ~0.3 dB。若设计 margin 只有 2 dB,0.3 dB 偏差还不足以致命;但若 margin 仅 1 dB,老化 + 温度偏差叠加 → 量产不良。必须三温点各做 CISPR 25 暗室测试,确认 margin ≥ 3 dB。

C1 — DC 母线 LC 谐振被开关频率谐波激起(不是被 fm)。DC 母线 Lbus(走线+连接器约 80–120 nH)与 Cbus(300–500 µF)构成 LC 谐振:$fr=1/(2\pi \sqrt{LbusCbus})$。取 Lbus=100 nH、Cbus=300 µF → $fr\approx 29\text{kHz}$——这个谐振点落在开关频率量级(fs≈10 kHz 及其低次谐波)附近,而远高于 SS 调制频率 fm(100–600 Hz),故风险不是 fm 直接激起谐振(fm ≪ fr),而是 SS 把 fs 抖到 9–11 kHz 时其谐波扫过 fr 附近 → 母线电压在 fr 处振荡 → SiC drain 端过冲风险升高 + EMI 在 fr 及其谐波处新增峰值。修复:给母线 LC 加阻尼(串小电阻 / RC snubber),或调 Cbus 让 fr 避开 fs 的低次谐波;fm 本身(≪ fr)不构成此风险。

C2 — 低速轻载时 ±10% SS 推动更多 narrow PWM 触发。低速工况 $D\approx 0.05$,fs0=10 kHz,Ts0=100 µs,T1=5 µs。SS 使 fs 升到 11 kHz → Ts=91 µs → T1=0.05×91=4.55 µs(正常,远大于 SiC 驱动 min_pulse 150 ns)。但在 SVPWM 过零点附近, $T1,T2\to 0$,即使 Ts 减小几微秒也会让脉冲宽度跌破 min_pulse → 驱动截断 → 电流非线性。+10% SS 时 Ts 最小(91 µs)→ 更容易触发截断,比固定 fs 多出约 10% 的"过零截断周期"。修复:SVPWM 过零区设置 min_D 下限 = min_pulse / Ts_min(随 SS 动态更新)。

C3 — mHEV 双 DC 总线 (48V + 12V) 共存时 SS 频率互打 → 差拍噪声。某些 mHEV 架构同时有 48V 主驱逆变器(SS fm=200 Hz)和 48V→12V DC-DC(SS fm=180 Hz)。两个 SS 差拍 $|fm1-fm2|=20\text{Hz}$,共地电流形成 20 Hz 拍频 → 车身 20 Hz 振动(人体共振敏感 4–8 Hz 范围之外但仍可感知) + 车灯频闪。修复:统一 SS 主频,两者用同一 fm = 200 Hz 并相位同步,或错开频率使差拍 < 5 Hz(感知不到)或 > 50 Hz(振动太快无感知)。